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第四章 数字电路设计容及原理简介 设计题目一 整点报时数字时钟
设计要求：
1．数码显示“时”“分”“秒”； 2． 以24 小时为周期；
3． 具有整点报时功能，从59分50秒开始报时，间隔1秒钟报时一次，报时时间延续
1秒钟，共报时6次
4． 前5次报时声音用500Hz的低频信号，最后一次的声音用1KHz的高频信号。 一、 数字时钟的功能与工作原理
信号源产生稳定的高频脉冲信号，作为数字种的时间基准，然后经分频器分频后输出标准的1HZ的秒脉冲信号。秒计数器对秒脉冲信号进行计数，计满60后向分计数器进位，分计数器计数，当分计数器计满60后向小时计数器进位，小时计数器计数，当小时计数器计満24时，秒、分计数器清零，小时计数器置1，这样完成一个计数周期。计数器输出的二---十进制数通过译码器翻译成为段码，送显示器(LED)管显示。计时到整点时，通过报时控制电路进行整点报时。当接通电源或数钟走时出现误差时，可通过手动进行分、秒时间的校正。
二、设计指导 1． 主体电路 （1）秒脉冲信号源
秒脉冲是数字钟的核心。所学过的振荡电路有RC、LC正弦波振荡电路、555构成的多谐振荡电路、石英晶体振荡电路。由于时钟的时钟脉冲要求稳定度及频率的精度非常准确，所以通常选用晶振来构成秒脉冲源。电路可利用CD4060加上外围的石英晶体组成振荡电路。振荡电路一部分是由外接电子表石英晶体、电阻、电容与CD4060部的非门构成的振荡源，另外一部分是一定级数的分频器。振荡器输出的脉冲信号经一定级数分频后，形成1S的基准脉冲。同时要求，此振荡器还能产生的仿电台报时用的1KHz的高频信号和500Hz的低频信号。
（2）时、分、秒计数器
秒信号经秒计数器、分计数器、时计数器之后，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号，然后送至译码显示电路，以便实现时、分、
秒的数字显示。“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。要实现这一要求，可选用的中规模集成计数器，如74LS90、74LS161、74LS160、74LS192、CD4518由同学们自行选择，并充分说明理由。
六十进制计数器可以由两块十进制计数器或双十进制计数器构成，一块组成十进制，另一块组成六进制，组合起来就构成六十进制计数器。
二十四进制计数器用置数反馈法实现。从计数结果：00、01、02、03、------09、10、11、12、----------19、20、21、22、23可看出，时计数器的个位仍应构成十进制计数器，但当十位计到2，个位为4(或者5)时，即计到第二十四(或二十五)时，通过外加的置数反馈控制电路输出一个信号（注意：该信号的电平应视计数器的功能而定，有时需高电平，有时需低电平），将“时”计数器的十位计数器强制置为0000状态，同时，将“时”的个位计数器强制置为0001状态，从而实现从24——01的二十四进制计数。注：是计到二十四还是二十五产生反馈信号要根据计数器的置数是同部置数还是异步计数来决定，同学们自己思考结果。
（3）译码显示电路
译码器将计数器输出的二十进制码译成段码，送显示器显示。选择译码器与显示器件时应当注意它们之间的相互配合。一是驱动功率要足够大，二是逻辑电平要匹配。例如，采用共阴型的LED数码管作为显示器件时，则应采用高电平有效的共阴型译码电路，且因数码管工作电流较大，不能用普通TTL译码器，应选用含驱动电路的译码器。常用的显示译码有74LS48、74LS248、74LS249、74LS249、74LS47、CD4511。对于“时”十位的译码显示，在设计时应注意：在显示1点9点时，“时”的十位均是0，此时应使“时”的十位上的“0”熄灭而不显示，当计数起过9点，“时”的十位才显示相应的数。
（4）整点报时控制电路
音频振荡器：如图3所示，报时的音频信号Vs可以是正弦波或矩形波，一般为800-1000HZ
左右（柔和的音频围），可以选用多种方案实现信号的产生。如由555定时器构成的振荡器，也可参直接引用前面所组成的信号源产生的基准信号，经特定的分频后得到的近似信号。
音响电路：用TTL功率门或集电极开路门（OC门）可以直接驱动小功率喇叭发声，或者用一般集成电路后接由中功率三级管（3DG6、3AX310）组成的放大电路，再驱动小功率喇叭发声。
若控制信号VK是周期2S的矩形波，控制信号VK与音频信号Vs通过一个“与”门，如图3所示，这样则会产生响1S停1S的报时声音VO。
图3
整点报时要求：每当秒计数器计数到51秒时，每隔1S产生1声报时的低声，共响5声，计数到整点时，产生1声延时1S的1000HZ的报时声。通过对秒计数器输出状态的分析发现，若在秒的十位计数到0101，个位计数到0001、0011、0101、0111、1001这5个奇数时，分别产生高电平，而个位计数到0000、0010、0100、0110、1000这5个偶数时产生低电平，则每次在秒计数器计数到51开始到59之间，就会产生5个周期为2S的脉冲信号VA，将此信号与500Hz音频信号通过“与门”A门，送到音响电路，则5声低声报时则实现了。设计者自己思考如何利用秒计数器的计数状态作为报时控制电路的控制信号，通过控制电路产生脉冲信号VA。在计数到整点时即：XX：00：00时，最后响一声1kHz的高频信号，延续时间仍为1S。这时可利用分进位信号，促发一由555定时器构成的1S的延时电路，使其产生1S时间的高电平VC，将此信号与1kHz音频信号VSS通过“与门”B门，将此信号送到音响电路，则实现了1声延时1S的1kHZ的报时声。最后，500Hz信号与1kHz信号是先后输出到音响电路的，故A、B两“与”门的报时信号，应通过“或”门后送音响电路。原理如图4所示。
图4 时钟报时控制电路原理图
同学们自己通过分析，设计出产生如图4所示中的信号VK和VC的电路，将其与图4中电路连接，便构成报时控制电路。
设计题目二 简易数字频率计
设计要求：
1．频率计测量围为0~9999Hz； 2．采用4位数码显示频率数；
3．可测量三角波、正弦波和矩形方波的频率
一、数字频率计的工作原理
数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。频率是周期信号在单位时间（1s）变化的次数。若在一定时间间隔T测得这个周期信号的重复变化次数N，则其频率可表示为f=N/T=N。根据频率的概念来设计频率计的工作原理，先让被测脉冲通过开启时间为1秒的闸门后，送入一个计数器，并时实显示计数值，当闸门关闭后，计数器保持计数值，此值则为被测脉冲的频率。因此，数字频率计数字频率计电路应由时基电路、控制电路、闸门电路、计数锁存电路、脉冲形成电路和译码显示电路组成。结构如图5所示。
时基电路 脉冲形成电路 逻辑控制 闸门电路 计数器 锁存器 译码显示器 fs 图5 数字频率计结构框图
二、设计指导：
数字频率计的工作过程是：被测信号fs经脉冲形成电路整形，变成如图6所示信号①所示的脉冲波形，其周期与被测信号的周期相同。时基电路输出标准时间信号②，设其高电