发布时间 : 星期日 文章EDA技术习题-修订版更新完毕开始阅读2712a6276edb6f1aff001f50
③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993 2. IEEE于1993年公布了VHDL的（ ）语法规则。 ① IEEESTD1076-1987 ②RS232
③ IEEE.STD_LOGIC_1164 ④IEEE STD 1076-1993
3. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（ ）。
①设计输入 ②设计输出 ③设计实体 ④设计结构 4. VHDL的设计实体可以被高层次的系统( ),成为系统的一部分.
① 输入 ②输出 ③仿真 ④调用 5. VHDL最常用的库是( )标准库.
①IEEE ②STD ③WORK ④PACKAGE 6. 在VHDL的端口声明语句中,用( )声明端口为输入方向.
① IN ②OUT ③INOUT ④BUFFFR 7. 在VHDL的端口声明语句中,用( )声明端口为输出方向.
① IN ②OUT ③INOUT ④BUFFFR 8. 在VHDL的端口声明语句中,用( )声明端口为双向方向.
① IN ②OUT ③INOUT ④BUFFFR 9. 在VHDL的端口声明语句中,用( )声明端口为具有读功能的输出方向.
① IN ②OUT ③INOUT ④BUFFFR 10. 在VHDL中用( )来把特定的结构体关联一个确定的实体,为一个大型系统的设计提供管理和进行工程组织.
① 输入 ②输出 ③综合 ④配置 11. 在VHDL中,45_235_287属于( )文字.
①整数 ②以数制基数表示的 ③实数 ④物理量 12. 在VHDL中,88_670_551.453_909属于( )文字.
①整数 ②以数制基数表示的 ③实数 ④物理量 13. 在VHDL中,16#FE#属于( )文字..
①整数 ②以数制基数表示的 ③实数 ④物理量 14. 在VHDL中,100m属于( )文字.
①整数 ②以数制基数表示的 ③实数 ④物理量 15. 在VHDL短标识符命名规则中,以( )开头的标志符是正确的.
①字母 ②数字 ③字母或数字 ④下划线 16. 在下列标志符中,( )是VHDL的合法标志符.
①4h_adder ②h_adder_ ③h_adder ④_h_adde 17. 在 VHDL中,( )不能将信息带出对它定义的当前设计单元。
① 信号 ②常量 ③数据 ④变量 18. 在VHDL中，（ ）的赋值是立即发生的，不存在任何延时的行为。
① 信号 ②常量 ③数据 ④变量 19. 在VHDL中，为目标变量的赋值符号是（ ）。
①=： ②= ③∶= ④<= 20. 在VHDL中,为目标信号的赋值符号是( ).
①=: ②= ③:= ④<= 21. 在VHDL中,在定义信号时,可以用( )符号为信号赋初值.
①=: ②= ③:= ④<=
22. 在VHDL中,( )是单元素的最基本数据类型,通常用于描述一个单值的数据对象. ①标量型 ②复合类型 ③存取类型 ④文件类型 23. 在VHDL中,数组型(Array)和记录型(Record)属于( )数据.
①标量型 ②复合类型 ③存取类型 ④文件类型 24. 在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有( )种逻辑值. ① 2 ② 3 ③ 8 ④ 9 25.在VHDL的IEEE标准库中,预定义的位数据类型BIT有( )种逻辑值. ① 2 ② 3 ③ 8 ④ 9
26. 在VHDL的IEEE标注库中,预定义的标准逻辑位STD_LOGIC的数据类型中的数据是用( )表示的.
①小写字母 ②大写字母 ③大或小写字母 ④全部是数字 27.在VHDL中,加”+”和减”-“算术运算的操作数据是( )数据类型.
①整型 ②实型 ③整型或实型 ④任意类型 28. 在VHDL中，可以用“*”和除“/”算术运算的操作数据是（ ）。
①INTEGER ②STD_LOGIC ③BIT_VECTOR ④BOOLEAN 29. 在VHDL中，用语句（ ）表示检测clock的上升沿。
① clock’EVENT ② clock`EVENT AND clock=’1’ ② clock=’1’ ④ clock`EVENT AND clock=’0’ 30. 在VHDL中，用语句（ ）表示检测clock的下降沿。
①clock’EVENT ② clock’EVENT AND clock=’1’ ③clock=’0’ ④ clock’EVENT AND clock=’0’ 31. 在VHDL中没IF语句中至少应有1个条件语句，条件语句必须由（ ）表达式构成。 ①BIT ②STD_LOGIC ③BOOLEAN ④任意 32. 在VHDL的CASE语句中,条件句中的\不是操作符,它只是相当于( )的作用. ①IF ②THEN ③AND ④OR 33. 在VHDL的FOR_LOOP语句中循环变量的一个临时变量,属于LOOP语句的局部变量,( )事先声明.
① 必须 ②不必 ③其类型要 ④其属性要 34. 在VHDL中，预计“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。 ①8 ②7 ③0 ④1 35. 在VHDL中，下列用法中可以综合的是（ ）。
① WAIT ②WAIT FOR ③WAIT ON ④WAIT UNTIL 36. 在VHDL的并行语句之间，可以用（ ）来传送往来信息。
①变量 ②变量和信号 ③信号 ④常量 37. 在VHDL中，PROCESS结构内部是由（ ）语句组成的。
①顺序 ②顺序和并行 ③并行 ④任何 38.VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。
①并行和顺序 ②顺序 ③并行 ④任意 39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.
①并行和顺序 ②顺序 ③并行 ④任意
40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中的信号名与PORT MAP()中的信号名关联起来.
① = ②：= ③<= ④=> 41. VHDL的STD库包含TEXTIO程序包,它们是文件( )程序包.
①输入 ②输入/输出 ③输出 ④编辑
42. VHDL的WORK库是用户设计的现行工作库,用于存放( )的工程项目. ①用户自己设计 ②公共程序 ③共享数据 ④图形文件
43. 在VHD中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可以把它们汇集在( )中.
①实体 ②程序库 ③结构体 ④程序包 应用题
1. 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE:
USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIFNED.ALL; ENTITY LX3_I IS
PORT( s2,s1,s0: IN STD_LOGIC;
d3,d2,d1,d0: IN STD_LOGIC; d7,d6,d5,d4: IN STD_LOGIC;
Y: OUT STD_ULOGIC);
END LX3_1;
ARCHITECTURE one OF LX3_1 IS
SIGNAL s: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN
s<= s2&s1&s0;
y<= d0 WHEN s=”000”ELSE d1 WHEN s=”001”ELSE d2 WHEN s=”010”ELSE d3 WHEN s=”011”ELSE d4 WHEN s=”100”ELSE d5 WHEN s=”101”ELSE d6 WHEN s=”110”ELSE d7;
END one;
2. 分析下面的VHDL源程序，说明设计电路的功能。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY LX3_2 IS
PORT( a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
GT,LT,EQ:OUT STD_LOGIC); END LX3_2;
ARCHITECTURE one OF LX3_2 IS BEGIN
PROCESS(a,b)
BEGIN
GT<=’0’; LT<=’0’; EQ<=’0’;
IF a>b THEN GT<=’1’; ELSIF a
2. 分析下面的VHDL源程序，说明设计电路的功能。 LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164.ALL; ENTITY LX3_3 IS
PORT(ABIN:IN STD_LOGIC_BECTOR(7 DOWNTO 0); DIN:IN STD_LOGIC_VECTOR(7 DOWENTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END LX3_3;
ARCHITECTURE ONE OF LX3_3 IS BEGIN
PROCESS(ABIN,DIN) BEGIN
FOR I IN 0 TO 7 LOOP
DOUT(I)<=DIN(I) AND ABIN(I); END LOOP; END PROCESS; END ONE;
4. 分析下面的VHDL源程序，说明设计电路的功能。 LIBRARY IEEE;
USE IEEE. STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY LX3_4 IS
PORT( CLK:IN STD_LOGIC;
J,K:IN STD_LOGIC; Q,QN:OUT STD_LOGIC);
END LX3_4;
ARCHITECTURE strue OF LX3_4 IS
SINGNAL Q_TEMP: STD_LOGIC:=’0’;
SIGNAL JK: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN
JK<=J&K;
PROCESS(CLK,J,K) BEGIN