发布时间 : 星期六 文章计算机组成原理3-7章作业答案更新完毕开始阅读27978d3a856a561253d36f86
习题参考答案 第3章习题参考答案
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M×8位的DRAM芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；
(1) 若每个内存条为16M×64位，共需几个内存条? (2) 每个内存条内共有多少DRAM芯片?
(3) 主存共需多少DRAM芯片? CPU如何选择各内存条? 解：
226?64?4条内存条 (1) 共需
16M?64(2) 每个内存条内共有
16M?64?32个芯片
4M?8226?6464M?64??128个RAM芯片， 共有4个内存条，故CPU选择内存条用最高两位地址A24(3) 主存共需多少
4M?84M?8和A25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K×8位的DRAM芯片构成64K×32位存储器，要求： (1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS，CPU在1μS内至少要访问一次。试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少? 解：
(1) 用16K×8位的DRAM芯片构成64K×32位存储器，需要用
64K?32?4?4?16个芯片，其中每4片为一组构成16K×
16K?832位——进行字长位数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0?D7、D8?D15、D16?D23和D24?D31，其余同名引脚互连)，需要低14位地址(A0?A13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A0?A6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：4译码器实现4组中选择一组。画出逻辑框图如下。
A0?A13 A0?A6 A0?A6 (5) (6) (7) (8) WE RAS D0?7 D8?15 D16?23 D24?31 A0?A6 (9) (10) (11) (12) WE RAS D0?7 D8?15 D16?23 D24?31 A0?A6 (13) (14) (15) (16) WE RAS D0?7 D8?15 D16?23 D24?31 CPU RAS (1) (2) (3) (4) D0?7 D8?15 D16?23 D24?31 WE D0?D31 A14 A15 WE 2-4 译码 RAS0 RAS1 RAS2 RAS3
(2) 设刷新周期为2ms，并设16K?8位的DRAM结构是128?128?8存储阵列，则对所有单元全部刷新一遍需要128次(每次刷
1
习题参考答案
新一行，共128行)
若采用集中式刷新，则每2ms中的最后128?0.5?s=64?s为集中刷新时间，不能进行正常读写，即存在64?s的死时间 若采用分散式刷新，则每1?s只能访问一次主存，而题目要求CPU在1μS内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不是最适合的 比较适合采用异步式刷新：
采用异步刷新方式，则两次刷新操作的最大时间间隔为
2ms?15.625?s，可取15.5?s；对全部存储单元刷新一遍所需的实128际刷新时间为：15.5?s?128=1.984ms；采用这种方式，每15.5?s中有0.5?s用于刷新，其余的时间用于访存(大部分时间中1?s可以访问两次内存)。
6、用32K×8位的E2PROM芯片组成128K×16位的只读存储器，试问： (1) 数据寄存器多少位? (2) 地址寄存器多少位? (3) 共需多少个E2PROM芯片? (4) 画出此存储器组成框图。
解：(1) 系统16位数据，所以数据寄存器16位
(2) 系统地址128K＝217，所以地址寄存器17位 (3)共需
128K?16?4?2?8片，分为4组，每组2片
32K?8
(4) 组成框图如下
数据 寄存器 CPU D8?15 D0?7 CS 32K?8 A0?A14 W/R CS 32K?8 CS 32K?8 CS D8?15 32K?8 W/R 地址 寄存器 A0?A14 W/R 32K?8 D0?D7 D0?7 32K?8 32K?8 32K?8 Y0 A15 A16
2-4 译码 Y1 Y2 Y3 9、CPU执行一段程序时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均访问时间。 解：cache的命中率：
2
习题参考答案
h?Nc2420??96.8%
Nc?Nm2420?80tm240??6 tc40主存慢于Cache的倍率：
r?Cache/主存系统的效率：
e?11??86.2%
r?(1?r)h6?5?0.968平均访问时间：
ta?
tc40??46.4ns e0.86214、有一个处理机，内存容量1MB，字长1B，块大小16B，cache容量64KB，若cache采用直接映射式，请给出2个不同标记的内存地址，它们映射到同一个cache行。 解： Cache共有
64KB?212个行，行号为12位
16B内存块数：1MB/16B=216；块号为16位 内存地址长20位
采用直接映射方式，所以cache的行号i与主存的块号j之间的关系为：
i?jmodm，m为cache的总行数
20位的内存地址格式如下：
tag 4位
满足要求：
0000 000000000000 0000=00000H与 0001 000000000000 0000=10000H
15、假设主存容量16M?32位，cache容量64K?32位，主存与cache之间以每块4?32位大小传送数据，请确定直接映射方式的有关参数，并画出主存地址格式。 解：
行号 12位
字地址 4位
两个映射到同一个cache行的内存地址满足的条件是：12位的行号相同，而4位的标记不同即可，例如下面的两个内存地址就
由已知条件可知Cache共有
64K?32位?214个行，行号为14位
4?32位主存共有
16M?32位?222个块，块地址为22位，由行号和标记组成
4?32位cache的行号i与主存的块号j之间的关系为：
i?jmodm，m为cache的总行数
设32位为一个字，且按字进行编址，则
3
习题参考答案
24位的内存地址格式如下：
tag 8位
第4章习题参考答案
4．指令格式结构如下所示，试分析指令格式及寻址方式特点。
15 10
OP
答：该指令格式及寻址方式特点如下：
(1) 双字长二地址指令，用于访问存储器。 (2) 操作码字段OP可以指定26=64种操作。
(3) RS型指令，一个操作数在通用寄存器（选择16个之一），另一个操作数在主存中。有效地址可通过变址寻址求得，即
有效地址等于变址寄存器（选择16个之一）内容加上位移量。
6．一种单地址指令格式如下所示，其中为I间接特征，X为寻址模式，D为形式地址，I、X、D组成该指令的操作数有效地址E，设R为变址寄存器，R1为基值寄存器，PC为程序计数器，请在下表中第一列位置填入适当的寻址方式名称。
寻址方式名称 ① ② ③ ④ ⑤ ⑥
答： ① 直接寻址 ② 相对寻址 ③ 变址寻址 ④ 基址寻址 ⑤ 间接寻址 ⑥ 先基址后间接寻址
第5章习题参考答案
2．参见图5.15的数据通路。画出存数指令“STO Rl，(R2)”的指令周期流程图，其含义是将寄存器Rl的内容传送至(R2)为地址的主存单元中。标出各微操作信号序列。
I 0 0 0 0 1 1 X 00 E=D 01 E=（PC）+D 10 E=（R）+D 11 E=（R1）+D 00 E=(D) 10 E=((R1)+D)，D=0 有效地址E 9 8 - 7 4
源寄存器 偏移量(16位) 3 0 变址寄存器 行号 14位
字地址 2位
4