发布时间 : 星期五 文章EDA实验课讲稿 - 图文更新完毕开始阅读3866bef8770bf78a65295443
是FLEX10K系列的EPF10K10LC84-4芯片。找到该芯片，然后根据我们得到的引脚标号进行连接。假如我们定义计数溢出COUT是PIO8，就用导线将芯片PIO8和发光管连接，通过跳线选择频率信号。最后再进行编译，下载和硬件测试实验。将实验过程和实验报告写进实验报告。 （8） 引脚连线：
数码管引脚，与实验中DECL7S相连。 可调数字时钟源模块，实验中与CLK相连。 可调节时钟频率的跳线，通过跳线可以调节时钟频率。 拨码开关输入模块，实验中与EN和RST相连，提供高低电平。
课后思考题；
（1）：在本实验程序中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即：CQI = CQI + 1？为什么？
（2）：根据本实验设计一个带有同步清零和时钟使能的4位减法计数器；
实验五 用原理图设计四位十进制频率计
1、实验目的
（1）熟练原理图设计逻辑电路 （2）设计4位十进制频率计； （3）学习较复杂的数字系统设计方法。 2、实验内容
（1）按设计要求进行硬件验证； （2）编译、综合、和适配顶层设计文件 （3）编程下载至目标器件并测试；
（4）扩展为8位十进制频率计并优化侧频速度。 3、实验要求：
（1）能根据设计要求正确写出VHDL程序； （2）能正确分配I/O引脚 （3）能正确地仿真 （4）能下载硬件测试；
（5）会检查、处理程序及运行中的故障。 4．实验原理：
（1）根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号并为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即下图中的TESTCTL。
设计要求是：TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时，允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进各锁存器REG4B中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。其工作时序如下图：
其VHDL语言设计程序如附录1：
（2）在计数期间要有一个四位的锁存器来储存前一秒的计数值。
四位锁存器的VHDL语言程序如附录2：.（3）当然还需要一个来对频率计数的四位计数器；即我们上一个实验；其VHDL语言程序如附录3。
(4) 为了方便我们对实验结果的观察,我们可以加上一个七位的数码管显示程序,源程序如附录4和附录5.