发布时间 : 星期六 文章璁＄畻鏈虹粍鎴愬師鐞嗚鍚庝範棰樼瓟妗堣В鏋?- 鐧惧害鏂囧簱更新完毕开始阅读396890ec1fd9ad51f01dc281e53a580216fc50b9
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静态RAM：16K×8位，其中CS：为片选信号，低电平有效，WE：为写控制信号，低电平写，高电平读。 译码器：3—8译码器。输出低电平有效。 与非门：扇入系数不限。
试画出主存芯片连接的逻辑图并写出各芯片地址分配表（假设存储器从0连续进行编址）。 答：⑴ 共需5片，其中1片16K×8 ROM，4片16K×8 SRAM
⑵ 各芯片地址分配表
00000H ～ 03FFFH 系统程序区 16KB 04000H ～ 0FFFFH 备用区 48KB 10000H ～ 1EFFFH 用户程序区和数据空间 60KB 1F000H ～ 1FFFFH I/O设备区 4K
0 0000 0000 0000 0000 ～ 0 0011 1111 1111 1111 A16A15A14＝000 ROM 1片 0 0100 0000 0000 0000 ～ 0 1111 1111 1111 1111 备用区
1 0000 0000 0000 0000 ～ 1 0011 1111 1111 1111 A16A15A14＝100 16KRAM 第1片 1 0100 0000 0000 0000 ～ 1 0111 1111 1111 1111 A16A15A14＝101 16KRAM 第2片 1 1000 0000 0000 0000 ～ 1 1011 1111 1111 1111 A16A15A14＝110 16KRAM 第3片
1 1100 0000 0000 0000 ～ 1 1110 1111 1111 1111 A16A15A14＝111 A13A12≠11 12KRAM 第4片 1 1111 0000 0000 0000 ～ 1 1111 1111 1111 1111 A16A15A14＝111 A13A12＝11 4K I/O设备区
0 0000 0000 0000 0000 ～ 0 0011 1111 1111 1111 00000H ～ 03FFFH 0 0100 0000 0000 0000 ～ 0 1111 1111 1111 1111 04000H ～ 0FFFFH 1 0000 0000 0000 0000 ～ 1 0011 1111 1111 1111 10000H ～ 13FFFH 1 0100 0000 0000 0000 ～ 1 0111 1111 1111 1111 14000H ～ 17FFFH 1 1000 0000 0000 0000 ～ 1 1011 1111 1111 1111 18000H ～ 1BFFFH 1 1100 0000 0000 0000 ～ 1 1110 1111 1111 1111 1C000H ～ 1EFFFH 1 1111 0000 0000 0000 ～ 1 1111 1111 1111 1111 1F000H ～ 1FFFFH ⑶ 主存芯片与CPU的连接逻辑图
D7～D0 ROM A13～A0 RAM RAM RAM RAM R/W 3—8译码器 MEMR EN C B A A13 A12 A16 A15 A14
4.8 某8位计算机采用单总线结构，地址总线17根（A16~0，A16为高位），数据总线8根双向（D7~0），控制信号
R/W（高电平为读，低电平为写）。
已知该机存储器地址空间从0连续编址，其地址空间分配如下：最低8K为系统程序区，由ROM芯片组成；
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紧接着40K为备用区，暂不连接芯片；而后78K为用户程序和数据空间，用静态RAM芯片组成；最后2K用于I/O设备（与主存统一编址）。现有芯片如下：
ROM：8K×8位，其中CS：为片选信号，低电平有效，OE：为读出控制，低电平读出有效。 译码器：3 — 8译码器，输出低电平有效；EN为使能信号，低电平时译码器功能有效。 其它“与、或”等逻辑门电路自选。 （1）请问该主存需多少SRAM芯片？ （2）试画出主存芯片与CPU的连接逻辑图。 （3）写出各芯片地址分配表。
D0-D7 D0-D7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y6 Y7 SRAM：16K×8位，其中CS：为片选信号，低电平有效，WE：为写控制信号，低电平写，高电平读。
8K ROM 16K SRAM 3-8译码器 A12-A0 CS OE A13-A0 CS WE EN A B C
答：（1）该主存需多少SRAM芯片？
∵ 用户程序和数据空间，用静态RAM芯片组成共78K，∴ 所需SRAM芯片为：78K×8/16K×8≈5片。最后一片只用14K。
另外，8K系统程序区所需ROM芯片为： 8K×8/8K×8＝1片。 （3）各芯片地址分配表：
0 0000 0000 0000 0000 ～ 0 0001 1111 1111 1111 0 0000H～01FFFH 8KROM 1片
0 0010 0000 0000 0000 ～ 0 0011 1111 1111 1111 0 2000H～0BFFFH 备用区 40K （5×8K） 0 0100 0000 0000 0000 ～ 0 0101 1111 1111 1111 0 0110 0000 0000 0000 ～ 0 0111 1111 1111 1111 0 1000 0000 0000 0000 ～ 0 1001 1111 1111 1111 0 1010 0000 0000 0000 ～ 0 1011 1111 1111 1111
0 1100 0000 0000 0000 ～ 0 1111 1111 1111 1111 0 C000H ～ 0 FFFFH 16KSRAM 第一片 1 0000 0000 0000 0000 ～ 1 0011 1111 1111 1111 1 0000H ～ 1 3FFFH 16KSRAM 第二片 1 0100 0000 0000 0000 ～ 1 0111 1111 1111 1111 1 4000H ～ 1 7FFFH 16KSRAM 第三片 1 1000 0000 0000 0000 ～ 1 1011 1111 1111 1111 1 8000H ～ 1 BFFFH 16KSRAM 第四片
1 1100 0000 0000 0000 ～ 1 1111 0111 1111 1111 1 C000H ～ 1 F7FFH 14KSRAM 第五片 （14K） 1 1111 1000 0000 0000 ～ 1 1111 1111 1111 1111 1 F800H ～ 1 FFFFH 2K I/O 地址
（2）试画出主存芯片与CPU的连接逻辑图。 A16~14进行片选，每根片选信号的选中范围是16K： 8KROM 1片只能用8K，OE0＝Y0＋A13
Y0?A13、Y1、Y2 用于选择40K备用区
16KSRAM 第一片 OE1＝Y3
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16KSRAM 第二片 OE2＝Y4 16KSRAM 第三片 OE3＝Y5 16KSRAM 第四片 OE4＝Y6
16KSRAM 第五片 OE5＝Y7＋A13A12A11
Y7?A13A12A11 用于选择I/O 地址
4.9 已知某8位机的主存采用4K×4位的SRAM芯片构成该机所允许的最大主存空间，并选用模块板结构形式，
该机地址总线为18位，问：
（1）若每个模块板为32K×8位，共需几个模块板？
（2）每个模块板内共有多少块4K×4位的RAM芯片？请画出一个模块板内各芯片连接的逻辑框图。 （3）该主存共需要多少4K×4位的RAM芯片？CPU如何选择各个模块板？ 答：
18
（1）主存总容量 2×8＝256K×8，∵每个模块板为32K×8位，∴ 共需256K/32K＝8个模块板。 （2）每个模块板内共有32K×8位/4K×4位＝16片RAM芯片。 一个模块板内各芯片连接的逻辑框图：
D7～D4 DD73～～DD00 RAM0 A11～A0 RAM0 RAM1 RAM1 RAM2 RAM2 RAM3 RAM3 RAM4 RAM4 … … 7 RAM7 RAMR/W … 3—8译码器 MEMR EN C B A （3）该主存共需要16×8＝128片4K×4位的RAM芯片。用地址高3位，通过3－8译码器形成各模板选择信号。
4.10 64K×1位DRAM芯片通常制成两个独立的128×256阵列。若存储器的读/写周期为0.5μs，则对集中式刷新而言，其“死区”时间是多少？如果是一个256K×1位的DRAM芯片，希望能与上述64K×1位DRAM芯片有相同的刷新延时，则它的存储阵列应如何安排？
解：⑴ 两个独立的128×256阵列共128×2＝256行，读/写周期为0.5μs
对集中式刷新而言，其“死区”时间为：256×0.5μs＝128μs
⑵ 要求256K×1位的DRAM芯片与64K×1位DRAM芯片有相同的刷新延时，则存储阵列的行数应一致，即为256行，所以256K×1位的DRAM芯片的存储阵列应安排为256×1024，即分为两个独立的128×1024的阵列。
4.11 某磁盘组有16个数据记录面，每面有256个磁道，每个磁道分为16个扇区，每个扇区包括512字节，
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已知磁盘内磁道直径为10英寸，外磁道直径为14英寸，转速为3600r/min， 磁头平均定位时间为15ms，求：
（1）该磁盘组最大存储容量是多少？
（2）该磁盘组最大位密度、磁道密度是多少？ （3）该磁盘的平均存取时间、数据传输率是多少？
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答：（1）该磁盘组最大存储容量是：C＝n×T×S×B＝16×256×16×512B＝32MB＝2B
（2）最大位密度 16×512×8/10π＝2087位/英寸＝2087bpi
磁道密度256/（14/2－10/2）＝256/2＝128道/英寸＝128 bpi （3）平均存取时间
数据传输率：Dr＝16×512×8×3600/60＝3932160bit/s＝491520B/秒＝480KB/s 平均等待时间：60/（3600×2）＝8.3ms 平均存取时间：8.3＋15＝23.3 ms
考虑：启动延迟＋传送一个扇区数据所需的时间。启动延迟未给，忽略。 传送一个扇区数据所需的时间＝512B/480KB≈1.042ms 平均存取时间：8.3＋15＋1.042≈24.3ms
4.12 若某机磁盘子系统共有4台驱动器，每台驱动器装有与上述磁盘组相同的磁盘组，请设计该磁盘子系统
的地址格式。 答：
17 16 15 8 7 4 3 0 驱动器号（2位） 圆柱面号（8位） 盘面号（4位） 扇区号（4位）
4.13 Cache的通写和回写指什么？二者各有何优缺点？
答：Cache的通写和回写都是主存——Cache系统的更新策略问题。
Cache的通写又叫全写法，是指当CPU写Cache时，同时也更新该Cache块在主存中的相应内容，即写Cache的同时写主存。
Cache的回写又称写回法，是指当CPU写Cache时，不同时更新该Cache块在主存中的相应内容，即不写主存，而只在出现该Cache块的内容被替换出Cache时才写主存。
全写法的优点是能够保持Cache与主存的内容一致。缺点是无谓写较多，例如在写中间结果时，将增加系统开销。
写回法的优点是：可以提高系统的写操作的速度；减少主存的写操作次数。缺点是用写回法的Cache中的数据有时可能与主存中的不一致。 ?① 4.14 访问主存的地址是20位（A19－ A0），数据总线为8位，分别计算下列各种情况下标识Cache和数据Cache的大小，并画出对应的结构框图。
（1）全相联映象，内容Cache大小为1024；（2）直接映象，A15－A0作为索引；
（3）两路组相联映象，A14－A0作为索引； （4）4路组相联映象，A13－A0作为索引； （5）8路组相联映象，A12－A0作为索引； 答：
（1）全相联映象，内容Cache大小为1024时：
标识Cache的大小为：1024×20；数据Cache的大小为：1024×8。 （2）直接映象，A15－A0作为索引时：
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标识Cache的大小为：2×4；数据Cache的大小为：2×8。 （3）两路组相联映象，A14－A0作为索引时：
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