发布时间 : 星期四 文章计算机组成原理习题答案更新完毕开始阅读467423c69ec3d5bbfd0a7477
A．尾数是否上溢 C．阶码是否上溢 答：C
B．尾数是否下溢 D．阶码是否下溢
3．34 设[X]补=X0.X1……Xn，X必须满足 条件时，X左移一位求2X
时，才不会发生溢出。
A．X0.X1=0.0 答：A, B
B．X0.X1=1.1 C．X0.X1=0.1 D．X0.X1=1.0
3．35 设机器字长8位，若机器数DAH为补码，则算术左移一位后为 ，算术右移一位后为 。
A．B4H
答：A, E
B．B5H C．F4H D．6DH E．EDH
3．36 在计算机内，减法一般用 来实现。
A．二进制减法器 B．十进制减法器 D．十进制加法器 答：C
C．二进制加法器
3．37 设某运算器由一个加法器Σ、两个暂存器A和B（D型边沿寄存器）、一
个状态寄存器、一个二选一多路选择器构成，如图4.29所示。加法器具有F=A、F=B和F=A+B这3种功能；A、B均可接收加法器的输出，A还可以接收外部输入数据D。问：
（1） 描述外部数据D传送到暂存器B的过程，写出发送的信号序列。 （2） 如何实现操作A+B→A和A+B→B？写出发送的信号序列。
（3） 可以实现操作D+A→A和D+B→B吗？如果可以，请写出发送的信号
序列。
（4） 若A、B均为锁存器（电平触发的寄存器），那么实现操作A+B→A和
A+B→B时有问题吗？为什么？
FLAGSCPFΣ 加法器A→ΣCPAF=AF=BF=A+BB→ΣABCPBSD二选一
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4.29 习题4.15图示
答：（１）传送过程：Ｄ Ａ，Ａ ∑ Ｂ。
控制信号：Ｓ＝0（选Ｄ），CPA, A ∑,F=A,S=1(选∑) （２）A ∑,B ∑,F=A+B,S=１(选∑)，CPA A ∑,B ∑,F=A+B,CPB
（３）S=0(选D),CPA, A ∑,B ∑,F=A+B,S=１(选∑)，CPA S=0(选D),CPA, A ∑,B ∑,F=A+B,CPB （４）结果不对。加法器会多次运算。
3．38 如果将例4.12中的两条指令修改如下，试写出运算结果及其标志位，并
分析各标志的意义。
MOV ADD
AL，7FH AL，80H
答：（AL）=FFH； ZF=0：因为运算结果非零；
CF=0：因为加法运算的最高位没产生进位，
OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=1：因为运算结果的最高位为1,
PF=1：结果中“1”的个数为偶数个，所以PF=1。
3．39 如果将例4.12中的两条指令修改如下，试写出运算结果及其标志位，并
分析各标志的意义。
MOV SUB
AL，7FH AL，1
答：（AL）=7EH；
ZF=0：因为运算结果非零；
CF=0：因为加法运算的最高位没产生借位，
OF=0：因为C1⊕Cf=0，表明有符号数运算发生没溢出， SF=0：因为运算结果的最高位为0,
PF=0：结果中“1”的个数为奇数个，所以PF=0。
第五章
5.1 说明主存储器的组成，并比较SRAM和DRAM有什么不同之处？为什么DRAM的地址一般要分两次接收？
略。
5.2 有一个64K×16位的存储器，由16K×1位的DRAM芯片（芯片内是128×128结构）构成，存储器读/写周期为500ns，问：
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（1）需要多少片DRAM芯片？
（2）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少？
（3）如果用集中刷新方式，存储器刷新一遍最少用多少时间？ 答：（１）64;
（２）15.625微秒 （３）64微秒
5.3 某机字长16 位，CPU地址总线18位，数据总线16位，存储器按字编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：
（1）该机可以配备的最大主存容量为 。
（2）该机主存采用64K×1bit的DRAM芯片（内部为4个128×128阵列）构成最大主存空间，则共需 个芯片；若采用异步刷新方式，单元刷新间隔为2ms，则刷新信号的周期为 。
（3）若为该机配备2K×16位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为462EH，则该地址可映象到Cache的哪一组？
（4）已知该机已有8K×16位的ROM存储器，地址处于主存的最高端；现在再用若干个16K×8位的SRAM芯片形成128K×16位的RAM存储区域，起始地址为00000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端；试写出RAM、ROM的地址范围，并画出SRAM、ROM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。
答：（１）256KW
（２）64, 15.625微秒
（３） 高位字块标记(８位) 组地址(８位) 块内地址(２位) （４）略
5.4 设有一个4体交叉存储器，在使用时经常遇到连续访问同一个存储体的情况，会产生怎样的结果？
答：存储器带宽降低。
5.5 某计算机的存储系统由Cache、主存和用于虚拟存储的磁盘组成。CPU总是从Cache中获取数据。若所访问的字在Cache中，则存取它只需要20ns，将所访问的字从主存装入Cache需要60ns，而将它从磁盘装入主存则需要1200?s。假定Cache的命中率为90%，主存的命中率为60%，计算该系统访问一个字的平均存取时间。
答：48.0098?s
5.6 CPU执行一段时间时，cache完成存取的次数为3900次，主存完成
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的存取次数为100次，已知cache的存储周期为40ns，主存的存储周期为240ns。求cache/主存系统的效率和平均访问时间？
答：e=8/9=89% Ta=45ns
5.7 某处理器包含一片内Cache，容量为8K字节，且采用4路组相联结构，块的大小为4个32位字。当Cache未命中时，以分组方式从主存读取4个字到Cache，假定主存容量为16M字节。请说明：
（1）Cache共分多少组？
（2）写出主存的字节地址的格式，并说明地址格式中的不同字段的作用和位数；
答：(1) 128组;
(2) 高位字块标记(13位) 组地址(7位) 块内地址(4位)
5.8 计算机主存容量为256K字，Cache为8K字。主存与Cache之间按组相联映射，Cache的每组有4个行，每行有64个字。假设开始时Cache为空，CPU按顺序从主存地址为0，1，2，… ，8447单元执行“取“操作（不命中时，采用将主存中含有该字的块送入Cache后，再从Cache中把需要的字读出送CPU的方法），然后又重复执行20次。设Cache存取时间为主存的1/10。替换使用LRU算法，请计算上述操作总的存取时间与不用Cache相比，速度提高多少倍？
答：约4.965倍
5.9 简述虚拟存储器的含义和作用。 略。
习题六
6．1 6．2
指令包括哪几部分？各表示什么含意？ 略。
在一地址指令、二地址指令中，如何指定二个操作数地址？如何存放操作结果？
6．3 6．4
略。
简述指令操作码的扩展技术的基本方法。 略。
某机器字长16位，采用单字长指令，每个地址码6位。试采用操作码扩展技术，设计14条二地址指令，80条一地址指令，60条零地址指令。请给出指令编码示意图。
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