发布时间 : 星期一 文章计算机组成原理更新完毕开始阅读4a78e24a87c24028905fc368
（3） 只有取数/存数指令访问存储器，其余指令的操作都在寄存器之间进行。 （4） 大部分指令在一个机器周期内完成。 （5） CPU中通用寄存器数量相当多。
（6） 以硬布线控制为主，不用或少用微指令码控制。
（7） 一般用高级语言编程，特别重视编译优化工作，以减少程序执行时间。 2. CPU有以下寄存器：
（1） 指令寄存器（IR）：用来保存当前正在执行的一条指令。 （2） 程序计数器（PC）：用来确定下一条指令的地址。 （3） 地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。 （4） 缓冲寄存器（DR）：
<1>作为CPU和内存、外部设备之间信息传送的中转站。
<2>补偿CPU和内存、外围设备之间在操作速度上的差别。 <3>在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。 （5） 通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运
算时，为ALU提供一个工作区。
（6） 状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条
件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。
3. 一个计算机系统中的总线分为三类：
（1） 同一部件如CPU内部连接各寄存器及运算部件之间的总线，称为内部总线。 （2） 同一台计算机系统的各部件，如CPU、内存、通道和各类I/O接口间互相连接
的总线，称为系统总线。
（3） 多台处理机之间互相连接的总线，称为多机系统总线。 4. 外围设备的I/O控制方式分类及特点：
（1） 程序查询方式：CPU的操作和外围设备的操作能够同步，而且硬件结构比较简单 （2） 程序中断方式：一般适用于随机出现的服务，且一旦提出要求应立即进行，节省
了CPU的时间，但硬件结构相对复杂一些。
（3） 直接内存访问（DMA）方式：数据传输速度很高，传输速率仅受内存访问时间的限
制。需更多硬件，适用于内存和高速外设之间大批交换数据的场合。
（4） 通道方式：可以实现对外设的统一管理和外设与内存之间的数据传送，大大提高
了CPU的工作效率。
外围处理机方式：通道方式的进一步发展，基本上独立于主机工作，结果更接近一般处理机。 5.解：一个较完整的指令系统应包括数据传送指令、算术运算指令、逻辑运算指令、 程序控制指令、输入输出指令、字符串指令、系统控制指令。 6. 解：
（1） 指令寄存器（IR）：用来保存当前正在执行的一条指令。 （2） 程序计数器（PC）：用来确定下一条指令的地址。
（3） 地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。 （4） 缓冲寄存器（DR）：
<1>作为CPU和内存、外部设备之间信息传送的中转站。 <2>补偿CPU和内存、外围设备之间在操作速度上的差别
<3>在单累加器结构的运算器中，缓冲寄存器还可兼作为 操作数寄存器。
（5） 通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运
算时，为ALU提供一个工作区。 （6） 状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条
件码内容。除此之外，还保存中断和系统工作状态等信息， 以便使CPU和系统能及时了解机器运行状态和程序运行状态。 7.解：闪速存储器是高密度、非易失性的读/写半导体存储器。从原理上看，它属于ROM型存储器，但是它又可随机改写信息；从功能上看，它又相当于RAM，所以传统ROM与RAM的定义和划分已失去意义。因而它是一种全新的存储器技术。
闪速存储器的特点：（1）固有的非易失性，（2）廉价的高密度，（3）可直接执 行 （4）固态性能 8. 解：CPU管理外围设备有五种方式： （1）程序查询方式 （2）程序中断方式
（3）直接内存访问（DMA）方式 （4）通道方式
（5）外围处理机方式
9. DRAM采用读出方式进行刷新。因为读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。 常用的刷新方式由三种：集中式、分散式、异步式。
10. 指令就是要计算机执行某种操作的命令一台计算机中所有机器指令的集合，称为这台计算机的指令系统。
11. 分五个阶段：请求总线、总线仲裁、寻址（目的地址）、信息传送、状态返回（或错误报告）。
12. 选择型DMA控制器特别适合数据传送率很高以至接近内存存取速度的设备，而不适用慢速设备；而多路型DMA控制器却适合于同时为多个慢速外设服务。
选择型DMA控制器在物理上可以连接多个设备，而逻辑上只允许接一个设备；而多路型不仅在物理上可连接多个外设，而且在逻辑上也允许这些外设同时工作。
选择型以数据块方式传送，多路型中各设备以字节交叉方式通过DMA控制器进行数据传送。
四． 应用题
1. 解：
[X]补=1.10001 [-X] 补=0.01111 [Y] 补=0.11001 [-Y] 补=1.00111 X+Y=+0.01010 X-Y 结果发生溢出
2．解：
共需模块板数为m：
则：m=（226×64位）/（220×64位）= 64 (块) (2). 设每个模块板内有DRAM芯片数为n: n=(/) ×(64/16)=16 (片)
(3) 主存共需DRAM芯片为：m×n = 64×16=1024 (片)
每个模块板有16片DRAM芯片，容量为1024K×64位，需20根地址线(A19~A0)完成模块
板内存储单元寻址。一共有64块模块板，采用6根高位地址线(A25~A20)，通过6:64译码器译码,产生片选信号对各模块板进行选择。
3. 解：依题意，采用异步刷新方式较合理，可满足CPU在1μS内至少访问内存一次的要求。 设16K×8位存储芯片的阵列结构为128行×128列，按行刷新，刷新周期T=2ms，则异步刷新的间隔时间为：
则两次刷新的最大时间间隔发生的示意图如下：
可见，两次刷新的最大时间间隔为Tmax Tmax＝15.5-0.5=15 (μS)
对全部存储单元刷新一遍所需时间为Tr Tr ＝0.5×128=64 (μS)
4. 解：指令格式及寻址方式特点如下：
① 单字长二地址指令；
② 操作码OP可指定=16条指令；
③ 有8个通用寄存器，支持8种寻址方式； ④ 可以是RR型指令、SS型指令、RS型指令、
5.解：(1)定点原码整数表示
最大正数值＝(215－1)10＝(＋32767)10 0 111 111 111 111 111 最小负数值＝－(215－1)10＝(－32767)10 1 111 111 111 111 111 (2)定点原码小数表示
最大正数值＝(1－2－15 )10＝(＋0.111...11)2
最小负数值＝－(1－2－15 )10＝(－0.111..11)2 6．解：h=Nc/(Nc+Nm)=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5
e=1/(r+(1-r)h)=1/(5+(1-5)× 0.95)=83.3%
ta=tc/e=50ns/0.833=60ns
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7. 解：（1）操作码字段 OP可以指定2=64种基本操作。 （2）单字长（16位）=地址指令。
（3）源寄存器和目标寄存器都是通用寄存器（各指定16个），所以是RR型指令，两个操作数均在通用寄存器中。
（4）这种指令结构常用于算术/逻辑类运算指令，执行速度最快。
8. （1）组成64K×32位存储器需存储芯片数为： N=（64K/16K）×（32位/8位）=16（片）。
每4片组成16K×32位的存储区，有A13~A0作为片内地址，用A15、A14经2:4译码器产生片选信号
，逻辑框图如下所示：
9.
解:[N1]补=（011011）2 利用补码与真值换算公式,得
N1 = 0×2+1×2+1×2+0×2+1×2+1×2 = 27 [N2]补=（101101）2
所以 N2 = 1×2+0×2+1×2+1×2+0×2+1×2 = -19
10．
解：（1）应为32位字长为4B，2 = 1M = 1024K,存储器容量为2×4B = 4MB，可存储4M字节的信息
（2）SRAM芯片容量为512K×8位 = 512KB = 0.5MB
所需芯片数目为：4MB ÷ 0.5MB = 8片
（3）因为2 = 512K，即芯片片内地址线19位，存储器容量为1M,地址线为20位，故需1
19
20
20
5
4
3
2
1
0
5
4
3
2
1
0
位地址线作芯片片选选择 （CS），用 A19选第1个模块，用A19选第2个模块。
11. 解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个周期传送的数据量用D表示，根据总线带宽定义，有：
Dr = D/T = D×f = 2B×33×10/s = 66MB/s
12. 解：（1）双字长二地址指令，用于访问存储器
（2）操作码字段OP为六位，可以指定64种操作 （3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由基址寄存器和位移量决定），所以是RS型指令。
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