发布时间 : 星期六 文章EDA实验指导书2013（学生）更新完毕开始阅读4de74d2cfc4ffe473368abc5
五、KHF-5型 CPLD/FPGA实验开发系统
（一）、系统概述
实验箱由主板和下载板组成，能够满足工科院校开设CPLD/FPGA课程的实验需要，同时也可用作CPLD/FPGA应用系统。编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式， 硬件描述语言有AHDL，VHDL，Verilog-HDL等语言。
配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数字电路实验的模式，用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码管
）。１６个数据开关，4个脉冲开关，数据开关和脉冲开关可配合使用，也可单独使用。 A／D转换，采用双A/D转换，有常规的8位A／D转换器ADC0809，还可以配置位数较高，速度较快的12位A／D转换器MAX196。D／A转换器，采用高速DA芯片0800。通用小键盘，本实验箱提供16个微动开关（4X4），可方便的进行人机交互。具有单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。 外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以与外围电路的联接。下载板采用CPLD/FPGA芯片，具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点，不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。CPLD/FPGA下载板上包含断电芯片功能保持功能，并带有COM1、COM2、COM3、COM4四个50脚的插针，使下载板易于与主板连接起来。下载板上也可作为应用板使用。本实验装置在PC机上还配有一个专用下载程序（CPLDDN4），供用户下载程序。当串行通信电缆分别与下载板和PC机相连后，通过此界面可以实现在MAX+PLUS下编写的电路（如图形、波形、AHDL语言、VHDL语言编写的电路）进行下载、写EEPROM和读EEPROM。具有VGA接口、USB接口、PS/2接口、语音接口。实验箱配有128×64字符型液晶屏一块。
（二）、硬件结构及原理图
本实验箱由实验板和下载板两部分组成。下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验,也可以单独做实际应用的应用板。且具有模拟可编程下载板、VGA/PS2接口板、USB接口板、点阵显示板。
1．时钟源
14VCCP183_CLKVCCOUT图1-20 50MHz信号源JZ A850M GNDGND1
本实验箱CPLD/FPGA芯片由50MHz晶振提供振荡频率，接至P183管脚。为了方便操作，还为系统提供了约1Hz—1MHz连续可调的时钟信号，接至CPLD/ FP GA 的P78脚，通过调节短路夹J1和J2来改变其输出频率值。22.1184MHz的时钟信号接于CPLD/FPGA的80脚(P80)。 12U19C5U19A1U19B2401063401064401066P78_IN172 GNVDCCVCC D14R244707J1JUMPER2W3470K13 CW2C2310.1uF1J2JUMPER1C24
10uF 图1-21 可调信号源 2．输入开关 本实验箱中有１６个数据开关（SW1——SW16），4个脉冲开关（KP1——KP4）。在通常状态下数据开关和脉冲开关为低电平。数据开关和脉冲开关可配合使用，也可单独使用。若二者配合使用，在数据开关为低电平时，按下脉冲开关则产生一个高电平脉冲；在数据开关为高电平时，按下脉冲开关则产生一个低电平脉冲。 其中１６个数据开关与CPLD/FPGA的管脚的连接情况依次为:SW1-P103，SW2-P104，SW3-P111，SW4-P112，SW5-P113，SW6-P1114，SW7-P115，SW8-P116，SW9-P119，ABSW10-P120，SW11-P121，SW12-P122，SW13-P125，SW14-P126，SW15-P127，SW16-P128。122212CPLD/FPGA相应引脚相连的还有316个LED发光二极管，4同时与数据开关和可以作为输出使用。在作为输出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。 VCCS1R1S2R29GNDU17A1RKP1A4.7kU23S0R0S1R1S2R2S3R3EN40438GNDVCC2nQ1D74HC04U17BVCC163Q02Q174HC04Q19Q25Q210Q374HC04Q31Q4974HC04U17DU17C4nQ24367121114155S1R1S2R2S3R3S4R4123456783S12KP11R1VCC2KP23S21R2S3R3S4R46nQ3 VCC3S32KP31R3VCC2KP43S4VCC1R48nQ4C 图1-22 脉冲开关 脉冲开关（KP1——KP4）与CPLD/FPGA的管脚的连接情况依次为P103, P10 4 , P111, P112与数据开关SW1—SW4复用CPLD/FPGA管脚。脉冲开关经RS触发器去抖动之后，便可实现在数据开关为高电平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路适合作计数器，暂存器的脉冲输入。 3．数码管显示 本实验箱有１0个数码管（SEG1——SEG10），采用共阴极８段LED显示。其中SEG1——SEG2采用静态显示方式，SEG3——SEG10采用动态扫描显示方式。 数码管SEG1——SEG10与CPLD/FPGA的对应管脚接法为： TitleANumberRevisionBSizeA4Date:File:21-Aug-2004I:\\CPLD-5N\\cpld.ddbSheet of Drawn By:4123 P169。 SGND5P174,P175,P176,P177,P179。 SGND6SGND7SGND8P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169, P170, P172, P173, 极管相连且同时显示。LED发光二极管在实验箱上的标志为D17—D32分别对应分别接到两个数码管的小数点上。其中SEG1、SEG2的８段输入端分别与８个LED发光二BCDseg1eseg1d10seg1aseg1bseg1cseg1p9876seg1gseg1f PP193PP19210PP189PP190PP196PP195PP193PP192PP196PP195SGND112345edGcpgfGab10SEG1 7SEGPP191PP197PP189PP190PP191PP197 12345gfGab987612345edGcpgfGab9876edGcpseg2eseg2dseg2cseg2pseg2gseg2f101SEG37SEGPP193PP192103PP196PP195SEG77SEGPP193PP192PP196PP195SGND2seg2aseg2b9876 10PP191PP197 PP189PP190PP191PP197PP189PP19012345gfGab9876edGcp12345edGcpgfGabSEG27SEGSizeTitleA4Date:File:12345SEG47SEGedGcpgfGab9876seg1e680D7P167P168P169680R10R11680R12680R13seg1pseg1fseg1gD4680680D5P163seg1aR6R7680R8680D6seg2eR9seg1bseg1cseg1dPP193PP19210PP189PP190PP196PP195SEG87SEGPP193PP192PP196PP195SGND3Number10PP191PP197gfGab9876PP191PP197SEG57SEG21-Aug-2004I:\\CPLD-5N\\cpld.ddb12345PP196PP19510PP189PP190edGcpgfGab9876PP189PP19012345edGcpPP193PP192P175P176P177P179SEG97SEG图1-24 数码管显示原理图 680R18680R19680R20680R21P170seg2fseg2gseg2pP172P173P174PP193PP19298762PP196PP195SGND4680R14680R15680R16680R17seg2aseg2bseg2cseg2d10PP191PP197gfGabSEG67SEGPP191PP19712345edGcpgfGab9876PP189PP19012345edGcp4SEG1(a,b,c,d,e,f,g,p)——P161(D4), P162(D5), P163, P164(D6), P166(D7), P167, P168, SEG2(a,b,c,d,e,f,g,p)——P170,P172,P173,P174,P175,P176,P177,P179。其中P16 9 、P179Sheet of Drawn By:SEG107SEGRevisionABC