发布时间 : 星期二 文章硬件信号质量SI测试规范更新完毕开始阅读52e563e3336c1eb91b375d32
3.2 信号质量
常见的信号质量问题表现在下面几个方面：
1) 过冲
类型 图例 正过冲 负过冲 危害 1、 闩锁损伤器件（>VCC/VDD），对器件冲击造成器件损坏； 2、形成干扰源，对其它器件造成串扰。 1、 闩锁损伤器件（< VEE/GND），对器件冲击造成器件损坏； 2、 管脚上的负电压可能使器件PN衬底（寄生二极管）前向偏置，流过的大电流大于1安时，熔断键丝产生开路。 产生原因 1、 其它相邻信号串扰； 2、 器件驱动能力太强； 3、 没有匹配或者匹配不当。 解决建议 1、 PCB布线避开干扰源和耦合路径； 2、增加电阻匹配，参考做法是始端串电阻或者末端并阻抗（电阻），减少过冲。 备注 闩锁：关于闩锁的概念可以参考《数字电路》这一类教材。现在由于厂家工艺改进，闩锁问题基本上可以得到规避。但是长时间的信号过冲会使得器件失效率增加（尤其是负过冲）。
2) 毛刺（噪声）
类型 图例 正向毛刺 负向毛刺 危害 容易造成控制信号控制错误或时钟信号相位发生错误： 1） 数据线上的毛刺如果被采样到，可能造成判断结果错误； 2） 边沿触发的器件中，时钟线上的毛刺可能会使得采样到多余的数据（相当于多了一拍时钟）。 产生原因 1） PCB走线串扰（例如数据线和时钟线并行走线较长，信号线放置在晶振等干扰源附近）； 2） 外界干扰，如地线噪声等； 3） 逻辑出现竞争、冒险； 解决建议 1） 控制器件布局和PCB走线，信号远离干扰源； 2） 添加去耦电容或输出滤波等。滤波器件尽量靠近信号管脚； 3） 逻辑设计中添加冗余项，或者采用同步逻辑设计，避免竞争冒险； 备注 1）毛刺脉冲带来的问题多发生在器件替代后出现问题； 2） 如果负向毛刺时始终落在高电平判决门限以上，那么没有什么影响（因为始终会被判断为高电平）；如果正向毛刺始终落在低电平判决门限以下，那么没有什么影响（因为始终会被判断为低电平）。
3）回勾（台阶）
类型 图例 上升沿回勾 下降沿回勾 危害 1） 主要是时钟类信号上的回勾有危害，可能会使得采样到多余的数据（相当于多了一拍时钟），影响了时钟信号上升沿和下降沿的单调性； 2） 对于电源信号，上电边沿的回勾可能导致系统死机，需要结合复位信号判断是否可以接受； 3） 数据信号由于一般是在数据的中间采样，回勾的影响不是很大（除非速率很高，建立保持时间1～2ns，这时需要考虑回勾对数据的影响）。 产生原因 解决建议 匹配不当，信号放射回来形成回勾 增加合适的匹配。一般来讲，对于单端信号，单板内信号可以加33欧电阻始端匹配，板间信号加200欧电阻匹配较合适。 备注 如上面毛刺项的说明，如果回勾始终落在高电平判决门限以上（或者始终落在低电平判决门限以下），那么没有什么影响，因为会被判断为高电平（或低电平）
3) 信号边沿缓慢
类型 图例 上升沿缓慢 下降沿缓慢 危害 上升、下降沿缓慢发生在数据信号线上（串口信号线，HW信号线等）时，会造成数据采样错误。 产生原因 解决建议 驱动能力不够，或者负载过大（例如链路阻抗太大） 1） 提高驱动能力； 2） 减小负载。 备注
由于驱动不足或者负载过大，信号边沿缓慢常常伴随着信号幅度较低现象 4）振荡（回冲/振铃）
类型 回冲 振铃 图例 表现：多次跨越电平临界值。又称为回冲。处于VH附近的回冲称为正向回冲，处于VL附近的回冲称为负向回冲 缺点（危害） 类似于多次过冲。且跨越电平临界值后，在高低电平之间是一种不确定的状态。 产生原因 表现：经过多次反复才回归正常电平。又称为振铃。 在高低电平之间是一种不确定的状态（ 有可能被判断为0，也可能被判断为1）。 匹配不当（例如匹配阻抗过大、过小）。 更改为合适的匹配电阻/阻抗。 解决建议 备注
5）建立、保持时间（Setup time & Hold time）
建立保持时间是一个时序的概念。通常把单板的数字信号分为控制信号、时钟信号、地址信号、数据信号等，时序关系就是这些信号间的相互关系。判断时序关系主要有两个指标：建立时间和保持时间。
如下图，建立时间就是指在触发器的采样信号（这个采样信号通常是指时钟）有效之前，数据已经稳定不变的时间；而保持时间是指采样信号有效之后数据保持稳定不变的时间。
类型 图例 建立时间 保持时间
缺点（危害） 建立时间不够，读到的数据会是一保持时间不够，读写数据处理过程个不稳定的数据，可能会采样错误 中同样可能读写到错误数据 产生原因 设计时没有考虑清楚，设计出错。或者没有考虑到设计容限范围，在某