发布时间 : 星期五 文章关于建立时间(setup time)保持时间(hold time)以及时序的一些问题集合更新完毕开始阅读5add5840cf84b9d528ea7ad4
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
maxbird在该部分详细说明了建立时间和保持时间的概念，以及如果不满足二者可能导致的亚稳态的传播。注意这里说的建立时间和保持时间都是针对时钟而言的，在进行时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，一定注意不要混淆。
不考虑CLOCK SKEW情况下。D2的建立时间要求：Tco1＋T1(logic delay)＋Tsetup2 不考虑CLOCKSKEW情况下。D2的建立时间要求：Tco1＋T1(logic delay)＋Tsetup2 < Tc（CLOCK 周期) 。那么Tsetup2 < Tc（CLOCK 周期)－（Tco1＋T1）。这个应该比较容易理解。相对的保持时间实际就是路径的总延时（Tco1＋T1）。保持时间 Thold2 <（Tco1＋T1）。 QUOTE: 你说的保持时间应该指的是输入引脚的保持时间： tH = 如果你正确设置了convert_clk 和out_clk的时序分析参数，在时序分析报告中应该看到满足时序要求的结果：Clock Setup ：'convert_clk'、Clock Hold ：'convert_clk'。 你说的负值未必就不好，对于th、tsu来说，负值是好的。如果你在时序设置中指定了期望值的话，用期望值减去实际值，得到的是你的余量（slack）。只有slack是正值，才是好的结果。 如果你现在还没有分配引脚，并且不准备把设计用于实际系统的话，你可以暂时不关心th、tsu。但是一定要设置和分析你的时钟信号。 负的setup 和 hold time 还是比较好理解的。 讨论一下setup time violation 的形成---因为信号比clock 后到达DFF,或者说到达的时间太晚了，这个时候这个DFF就没有办法采样到这个信号，于是就出现了setup slak。 那么，假设你对这一个DFF做优化，你会怎么做？---打包这个DFF，假设为DFFA。在DFFA中把clock加delay，再连接到原DFF。这样你的信号就可以走的慢一点，慢到比clock还慢都没有问题---而这个时候setup time就被你给优化到负的值了。同样的可以解释负的hold time。 下面这个来自：http://blog.ednchina.com/tanghtctc/195716/message.aspx 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小,否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 建立时间与保持时间 建立时间（Tsu：set uptime）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：holdtime）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1所示。 图1 保持时间与建立时间的示意图 在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。 图2 同步设计中的一个基本模型 图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第一个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。问第二个触发器D2立时间T3与保持时间T4应该满足什么条件，或者是知道了T3与T4那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。 下面通过时序图来分析：设第一个触发器的输入为D1，输出为Q1,第二个触发器的输入为D2，输出为Q2； 时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟的延时Tpd为零，其实这种情况在FPGA设计中是常常满足的，由于在FPGA设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路的延时，也就是都是基于CLOCK的延迟远小于数据的延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2的建立时间满足要求那么时序图应该如图3所示。 从图中可以看出如果： T-Tco-Tdelay>T3 即： Tdelay< T-Tco-T3 那么就满足了建立时间的要求，其中T为时钟的周期，这种情况下第二个触发器就能在第二个时钟的升沿就能稳定的采到D2，时序图如图3所示。 图3 符合要求的时序图 如果组合逻辑的延时过大使得T-Tco-Tdelay 那么将不满足要求，第二个触发器就在第二个时钟的升沿将采到的是一个不定态，如图4所示。那么电路将不能正常的工作。