发布时间 : 星期二 文章数字逻辑复习题 Microsoft Word 文档更新完毕开始阅读6dabd2a4dd88d0d233d46a74
本科试卷（一）
一、选择题（每小题1分，共15分）
1．八进制数
(375.236)8的十六制数是________。A.(7D.4F)16 B.(7D.4E)16 C. (7C.4F)16 D. (7D.3F)16
2.下列逻辑函数中，与（A+B）(A+C)等价的是_____。A. F=AB B.F=A+B C. A+BC D. F= B+C 3．函数F的卡诺图如图1-1，其最简与或表达式是_____。A. F?ABD?ABD?ACD
B. F?ABC?ACD?ABD C. F?ABC?ABD?ACD D. F?ABD?ABD?ABD
AB CD 00 00 01 11 10 1 1 1 1 01 1 11 10 1 图1-1
4．4:10线译码器，输入信号端有_____个。 A. 10 B. 2 C. 3 D.4
5．用四选一数据选择器实现函数Y=A1A0?A1A0，应使______。A.D0=D2=0，D1=D3=1 B.D0=D2=1，D1=D3=0 C.D0=D1=0，D2=D3=1 D.D0=D1=1，D2=D3=0
6． 图1-2所示的组合逻辑电路，其函数表达式为______。A． F?AB?BD?CD
B．A B B D
C--- D--
F??m(0,4,5,7,8,12,13,14,15) C．
F??m(1,2,3,6,9,,10,11) D．
F??m(0,8,12,14,15)
S
Q
Q
图1-2 R 图1-3
7．时序电路中不可缺少的部分为_______。A. 组合电路 B. 记忆电路 C. 同步时钟信号 D. 组合电路和记忆电路
n?1nQ?Q8．与非门构成的基本RS触发器如图1-3 所示，欲使该触发器保持现态，即，则输入信号应为_____。
A．S=R=0 B．S=R=1 C．S=1，R=0 D．S=0，R=1
9．n个触发器构成的计数器中，有效状态最多有____个。A.n B.2n C.2n-1 D. 2n
10．把一个五进制计数器与一个四进制计数器串联可得到 进制计
数器。A.4 B.5 C.9 D.20
11.下面不属于简单可编程逻辑器件的是______。A．EPROM B．PAL C．ISP D．GAL
12．下面器件中，_______是易失性存储器。A. FLASH B.EPROM C.DRAM D.PROM
13．双向数据总线常采用_____ 构成。A. 数据分配器 B. 数据选择器 C. 三态门 D. 译码器
14．FPGA采用逻辑单元阵列结构，由三个基本模块阵列组成。________是系统的核心。A. 可组态逻辑块 B. 通用逻辑块 C. 可编程互连连线 D. 可编程互连连线
15．数字系统的初步设计通常指______。A.设计控制器 B.设计ASM 图 C. 子系统的设计 D.子系统的划分
二、填空题（每小题2分，共18分）
1．布尔代数的基本规则有代入规则，________________和对偶规则。
2．用卡诺图法化简逻辑函数比布尔代数法更容易得到最简的逻辑函数表达式，缺点是_________受一定的限制。 3．数据分配器是一种单路输入，______________输出的逻辑构件。
4．组合逻辑电路在结构上不存在输出到输入的______________，且电路的输出与__________输入状态无关。 5．某移位寄存器的时钟脉冲频率为100KHz，欲将存放在该寄存器中的数左移8位，完成该操作需要________时间。 6．采用一对一法进行状态编码时，10个状态需要用________个触发器实现。 7．RAM和ROM有三组信号线，它们是地址线，控制线，__________。
8．ispLSI 1032的I/O单元工作于输出状态时，其中有输出缓冲，____________和____________。 9．控制器的控制过程可以用_____________图表示出来，它能和实现它的硬件很好地对应起来。
三、简答题（每小题5分，共15分）
1. 简述逻辑函数的描述工具。 2. 简述时序逻辑电路的基本特点。
3. 已知组合电路如图3-1所示，标出各级门逻辑函数表达式
ABCDEF
图3-1
X
四、组合逻辑设计（12分）
设计一个将8421BCD码转换成余3码的电路，用与非门实现。
(1)列出真值表；(2)卡诺图化简；(3)写出表达式；(4)画出由与非门实现的逻辑图。
五、时序逻辑分析（14分）
分析图1所示同步计数电路。
(1)做出状态转移表和状态转移图；(2)计数器是几进制计数器？能否自启动？(3)画出在时钟作用下各触发器输出波形
图1
六、VHDL语言设计（12分）
用VHDL设计设计一个3位格雷码可逆计数器，y=1时计数器加，y=0时计数器减，其状态图如图2所示：
图2
七、数字系统设计（14分）
有一个数字比较系统，它能对两个16位二进制数进行比较。其操作过程如下：先将两 个二进制数存入寄存器
RA和RB，然后进行比较，最后将大数移入寄存器RA中。设计
（1）系统方框图；（2）ASM流程图；（3）计数器型控制器
本科试卷（二）
一、选择题（每小题1分，共15分）
1.逻辑函数F1=∑m（2，3，4，8，9，10，14，15）, F2?ABC?ABCD?ABC?ABC?ACD 它们之间的关系是________。 A．F1?F2 B． F1?F2 C．F1?F2 D．F1、F2互为对偶式
2. 最小项ABCD的逻辑相邻项是________。A．ABCD B. ABCD C. ABCD D. ABCD 3. 逻辑函数F（ABC）=A⊙C的最小项标准式为________。A.F=∑（0，3） C.F=m0+m2+m5+m7
D. F=∑（0，1，6，7）
B. F?AC?AC
4. 一个四输入端与非门，使其输出为0的输入变量取值组合有_______种。A. 15 B. 8 C. 7 D. 1 5. 设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要_______个异或门。A．2 B. 3 C. 4 D. 5 6. 八路数据选择器如图1-1所示，该电路实现的逻辑函数是F=______。
A．AB?AB B．AB?AB C．A?B D．A?B
FABA0A1八路数据选择器A2D0D1D2D3D4D5D6D7Y 图1-1
7. 下列电路中，不属于时序逻辑电路的是_______。A．计数器B．触发器 C．寄存器 D．译码器
8. 对于JK触发器，输入J=0，K=1，CP脉冲作用后，触发器的次态应为_____。A．0 B. 1 C. 保持 D. 翻转
19. Moore型时序电路的输出_____。A.与当前输入有关 B. 与当前状态有关
C. 与当前输入和状态都有关 D. 与当前输入和状态都无关
10. 一个五位的二进制加法计数器，由0000状态开始，按自然二进制码的顺序计数，问经过75个输入脉冲后，此计数器的状态为_____。A.01011 B.11010 C.11111 D.10011
11. 有关ＲＯＭ的描述，下列说法正确的是_____。A．需要定时作刷新损伤 B．可以读出也可以写入
C．可读出，但不能写入 D．信息读出后，即遭破坏
12. 1M×1位RAM芯片，其地址线有_____条。A．20 B．1 C．19 D．10
13. PAL是指______。A．可编程逻辑阵列 B.可编程阵列逻辑 C.通用阵列逻辑 D.只读存储器 14. FPLA器件的与门阵列__________，或门阵列__________。
。A. 不可编程，不可编程 B. 不可编程，可编程C. 可编程，不可编程 D.可编程，可编程 15. 数字系统工作的特点是具有______。A．周期性 B．一次性 C．非周期性 D．随机性
二、填空题（每小题2分，共18分）
1. 与运算的布尔代数和VHDL表示分别为_______________和_______________。 2. 利用并项法A＋A＝1，ABC＋ABC的简化表达式为_______________。 3. 译码器的逻辑功能是将某一是可的______________输入信号译成一个输出信号。
4. 组合逻辑电路在结构上不存在输出到输入的反馈，因此，输出状态不影响______________状态。
5. 锁存器或触发器再电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为________，输入信号变化后的状态称为________。
6. 用计数器产生110010序列，至少需要________个触发器。 7. RAM是随机读写存储器，优点是读写方便，缺点是__________。
8. PLD中采用的可编程连接技术有________，反熔丝技术，________和SRAM技术。
9. 数字系统指交互式的以离散形式表示的具有存储，_____________和_____________能力的逻辑子系统的集合物。
三、简答题（每小题5分，共15分）
1. 什么是组合逻辑分析？
2. 简述寄存器堆的基本功能和逻辑结构。
3. 已知组合电路如图3-1所示，标出各级门逻辑函数表达式
ABCDEF
图3-1
X
四、组合逻辑设计（12分）
设计一个多输出组合逻辑电路，输入为842lBCD码，三个输出分别定义为：L1为检测 到的输入数字能被4整除；L2为检测到的输入数字大于等于3；L3为检测到的输入数字小于 7。
（1）列出真值表。 2）画出卡诺图并化简，写出最简逻辑函数表达式。