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3.D锁存器
D锁存器有两种结构：逻辑门控的D锁存器和传输门控的D锁存器。无论哪种结构，都有两个输入端，数据输入D和使能输入E。当E = 0时，无论D信号怎样变化，输出Q和Q均保持不变。当需要更新状态时，可将门控信号E置1，此时，根据送到D端新的二值信息将锁存器置为新的状态。若D = 0，无论基本RS锁存器原来状态如何，都将使Q = 0，Q= 1；反之，则将锁存器置为1状态。若D信号在E = 1期间发生变化，电路提供的信号路径将使Q端的信号跟随D而变化。在E由1跳变为0以后，锁存器将锁存跳变前瞬间D端逻辑值，作为暂存的一位二进制数据。常用TTL型D锁存器有74LS75(4D)、74LS373(8D)；CMOS有CC4042、CC40174、CC4508。
74HC373是中规模集成的CMOS八D锁存器。它的引脚排列如图4.2所示。74HC373核心电路是8个传输门控D锁存器。
U23478131417181111D23DD45D6DD78DDENG1Q23Q4Q5QQ6Q7OC8QQ256912151619D01D1......1D711DC1C1-1DC1C1......1D............C1C1--LEOE111......1EE......E
图6.5.2 74HC373图图图图图Q0Q1Q7
图6.5.3 74HC373图图图图图图4.2 74HC373引脚排列图 图4.3 74HC373内部结构图
8个D锁存器共用一个锁存使能信号LE(ENG)驱动，当LE为高电平时为有效电平，允许所有D锁存器动作，更新它们的状态；LE为低电平时则保持8位数据不变。
8个D锁存器输出端都带有三态门，OE(OC)为输出使能信号，当OE为低电平时，为有效电平，输出锁存的信号；当OE为高电平时，则输出为高阻态，使锁存器与输出负载得到有效隔离，同时也可以使74HC373方便地应用于微处理机或计算机的总线传输电路。 4.D触发器
D触发器(74HC74)在时钟脉冲CP的前沿(上升沿0?1)触发翻转，触发器的次态Qn?1 取决于CP脉冲上升沿来到之前D端的状态，特性方程为Qn?1 = D。因此，它具置0、置1两种功能。在CP = 0、CP = 1期间和下降沿到来，D端的数据状态变化，都不会影响触发器的输出状态。
VC14Cn2Rd132D122CP112Sd102Q92Q8-QRDCPQSDD11Rd21D74LS74 31CP41Sd51Q61Q7GND
图6.5.5 74LS74图图图图图图图图4.4 74LS74逻辑符号图 图4.5 74LS74引脚排列图
图6.5.4 74LS74逻辑符号图 17
CLR和PR分别是决定触发器初始状态 的异步置0、置1端（又叫直接置0、置1端）。当不需要强迫置0、置1时，CLR和PR端都应置高电平（如接+5V电源）。常用TTL型D触发器有74LS74(双D)、74LSl74(6D)、74LSl75(4D)、74LS377(8D)等；CMOS有CD4013(双D)、CD4042(4D)。
5.JK触发器
JK触发器(74HC112)是一种利用传输延迟时间的边沿JK触发器，它在时钟脉冲CP的后沿即在CP脉冲的(下降沿1?0)触发翻转。它具有置0、置l、保持和翻转四种功能，可用特性方程Qn?1?JQn?KQn表示。CLR和PR仍为直接置0、置l端。常用TTL型JK触发器有74LSl07、74LSll2(双JK下降沿触发，带清零)、74LS109(双JK下降沿触发，带清零)、74LS111(双JK，带数据锁定)等；CMOS有CD4027(双JK上升沿触发)等。
本实验采用的集成芯片为74LS112型(双JK下降沿触发，带清零)，引脚排列图形符号如图所示。
VCC161RD152RD142CP132K122J112SD102Q9-QQ74LS112RDKCPJSD11CP21K31J41SD51Q61Q72Q8GND 图6.5.6 74LS112逻辑图
图6.5.7 74LS112图图图图图图图图4.6 74LS112引脚排列图 图4.7 74LS112逻辑符号图
4.4 实验内容及步骤
1.基本RS锁存器的功能测试
选用一片74LS00组成一个RS锁存器。按图4.1连接好测试电路，按照表4.1中条件，观察并记录锁存器输出端Qn?1的变化情况，体会脉冲电平触发的特点。
2.D锁存器的功能测试
选用74LS373按图4.3连接好测试电路，使D7D6D5D4D3D2D1D0=10000001并使LE从低电平变为高电平时，观察并记录锁存器输出端的变化情况，体会锁存器的功能。
3.JK触发器的功能测试
选用74LS112，按表4.2要求测试74LS112的逻辑功能，观察并记录触发器输出端Qn?1的变化情况。 (1)直接复位、置位端的功能测试，体会它决定触发器初态的作用。 (2)逻辑功能的测试。要求在不同的输入状态和初始状态下测试输出端状态。 4.JK触发器构成T?触发器
按图4.8连接好测试电路，用实验室提供的连续脉冲做时钟脉冲，用示波器观测并记录CP和Q的波形，认真体会触发器的分频作用。
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表4.2 JK触发器功能测试表
SD RD CP × × ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↓ ↑ J × × 0 0 0 0 1 1 1 1 1 K × × 0 0 1 1 0 0 1 1 1 Q × × 0 1 0 1 0 1 0 1 1 nQn?1 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 5.D触发器的功能测试
选用74LS74，按表4.3要求测试74LS74的逻辑功能，观察并记录触发器输出端Qn?1的变化情况。 (1)直接复位、置位端的功能测试，体会它决定触发器初态的作用。 (2)逻辑功能的测试。要求在不同的输入状态和初始状态下测试输出端状态。
表4.3 D触发器功能测试表
CP × × ↑ ↑ 6.D触发器构成T?触发器
D × × 1 0 RD SD Qn × × × × Qn?1 0 1 1 1 1 0 1 1 按图4.9连接好测试电路，用实验室提供的连续脉冲做时钟脉冲，用示波器观测并记录CP和Q的波形，认真体会触发器的分频作用。
HHHRDJCPQCPD-DR-QK-DS-Q-DSQH图6.5.8 JK触发器构成T’触发器
H图6.5.9 D触发器构成T’触发器
图4.8 JK触发器构成T?触发器 图4.9 D触发器构成T?触发器
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4.5 实验报告要求
1.预习报告的要求
实验名称、实验内容、试验线路、电路元件和电源的参数、相应测量数据的表格。 2.讨论并完成下面工作：
(1)列表整理各类型触发器的逻辑功能。
(2)总结JK触发器74LSll2和D触发器74LS74的特点。
(3)画出依触发器作为T?触发器时，输出端波形图，讨论它们之间相位和时间的关系。 4.6 实验指导
1.在锁存器、触发器的静态测试中，为了防止因开关触点机械抖动可能造成的误动作，CP信号由实验室提供的单脉冲发生器提供，按键按下时，P+输出端的输出瞬时为脉冲上升沿（↑），按键抬起瞬时为脉冲下降沿（↓）。
2.在做RS基本锁存器和D触发器的功能测试时可以练习用单脉冲信号和开关分别测试其功能，从而进一步观察他们在不同的外部信号作用时输出状态改变时的区别。
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