发布时间 : 星期四 文章数字电路答案第三章 1更新完毕开始阅读7f034469a98271fe910ef90e
述部分—结构体 组成。
题3.3答：进程行为之间执行顺序为 并行执行方式 ，进程行为内部执行顺序为 顺序执行方式 。
题3.4答：行为描述的基本单元是 进程语句 ，结构描述的基本单元是 调用元件语句 。 题3.5答：结构体中的每条VHDL语句的执行顺序与排列顺序 无关 。
题3.6答：标量数据类型包括 整数类型 、 实数类型 、 物理类型 和 枚举类型 。 题3.7答：自我检测题3.7图所示是十进制—BCD码编码器的逻辑图。试根据逻辑图回答下列问题。
（1）列写输出端F0 、F1 、F2和F3的逻辑表达式；
F0=IN9+IN7+IN5+IN3+IN1 F1=IN7 +IN6+IN3+IN2 F2=IN7+IN6+IN5+IN4
F3＝IN9+IN8 （2）列出真值表
自我检测题3.7表 输入信号 IN9 IN8 IN7 IN6 IN5 IN4 IN3 IN2 IN1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 输出信号 F3 F2 F1 F0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 9 8 7 6 5 4 3 2 1
（3）选择填空
≥1 （a）编码器的功能是 B ；
（A）将十进制数转换成二进制码； ≥1 ≥1 （B）将十进制数转换成8421BCD码；
≥1 （C）将十进制数转换成格雷码。
≥1 ≥1 （b）若输入端仅IN5为高电平，则输出Y3Y2Y1Y0 = A ；
≥1 （A）0101；（B）1010；（C）1011；（D）1001。 ≥1 （c）编码器输出端 B 有效； ≥1 ≥1 （A） 低电平；（B）高电平； （C）任意电平；（D）未知。
自我检测题3.7图
（d）若欲输入十进制数0，则输入端应 B ；
（A）全部为高电平； （B）全部为低电平。
（e）编码器 B 优先编码功能，因而 D 多个输入端同时为1。
（A）有； （B）无； （C）允许； （D）不允许。 题3.8答：是非题（对的填“对”，错的填“错”）
（1）数字显示电路由译码器、驱动器和数字显示器组成。（对）
（2）译码器的作用是将二进制代码翻译成另一种代码或特定的输出信号。它是由逻辑
F0
F1 F2 F3
门电路或计数器组成。（错）
（3）对共阴极的显示器件，译码器输出低电平有效，对共阳极结构的显示器件，译码器输出高电平有效。（错）
思考题题解
题3.1 简述组合逻辑电路的分析步骤和设计步骤。
答：组合逻辑电路的分析是用逻辑函数来描述已知的电路，找出输入、输出间的关系，从而判断电路功能。组合逻辑电路分析有以下几个步骤：首先根据逻辑电路图写出逻辑函数表达式，然后利用代数法或图解法化简函数，列出真值表，最后根据真值表判断电路的逻辑功能。
组合逻辑电路的设计是根据实际逻辑问题，求出实现相应逻辑功能的最简单或者最合理的数字电路的过程。逻辑电路的设计步骤如下：
首先分析设计要求，建立真值表，选择所用门的类型，将逻辑表达式化为最简形式，或者变换为最合理的表达式，最后画出逻辑图。
题3.2 组合逻辑电路如思考题3.2图（a）所示。 （1）写出函数F的表达示。
（2）将函数F化为最简与或式，并用与非门实现之。 （3）若改用或非门实现，试写出相应的表达式。 F F F
≥1 ≥1 & & ≥1 ≥1 ≥1 ≥1 & & & & & & & ≥1
A B D A C B C D B D A C A B A D B C D C A B C D C A
（a） （b） （c）
思考题3.2图
解：（1）根据题图3.3（a）已知电路，写出函数F的表达式如下：
F=A?B?C?D?B?D?A?C
（2）将函数F化简为最简与或表达式，并用与非门实现。
F =A?B?C?D?B?D?A?C ?A?B?C?D?B?D?A?C ?(A?B?C?D)?(B?D?A?C)
?A?BD?AC?ABC?BCD?ACD ?A?BD?AC?BCD
?AC?A?BD?BCD
根据与非表达式画出用与非门实现的电路如思考题3.2图（b）所示。
（3）若改用或非门实现，首先写出相应的表达式。
画出F的卡诺图，得到F的与或式，从而求出F的与或非式，变换得到或非-或非式。
F=A?C?AB?AD?BC?C?D =A?C?A?B?A?D?B?C?D?C
函数F的或非门电路如思考题3.2图（c）所示。
题3.3 什么叫竞争-冒险现象？当门电路的两个输入端同时向相反的逻辑状态转换（即一个从0变成1，另一个从1变成0）时，输出是否一定有干扰脉冲产生？
答：竞争指的是一个门电路多个输入信号同时跳变，或者一个信号经过不同路径传到同一个门电路的输入端导致信号到达时间不同的现象。冒险指的是由于竞争可能在电路输出端产生的毛刺现象。当门电路的两个输入端同时向相反的逻辑状态转换时，输出不一定有干扰脉冲产生。
3.4 简述VHDL的主要优点。
答：VHDL的覆盖面广，描述能力强，是一个多层次的硬件描述语言，VHDL已成为IEEE承认的一个工业标准，是一种通用的硬件描述语言。
VHDL有良好的可读性，可以被计算机接受，也容易被读者理解，VHDL源文件既是程序又是技术人员之间交换信息的文件，也可作为合同签约者之间的文件；VHDL的生命周期长，因为VHDL硬件描述与工艺无关； VHDL支持大规模设计的分解和已有设计的再利用。
题3.5 一个VHDL设计是否必须有一个结构体？结构体的目的是什么？一个设计可以有多个结构体吗？
答：VHDL 设计中必须有结构体。结构体描述实体硬件的互连关系、数据的传输和变换以及动态行为。一个实体可以对应多个结构体，每个结构体可以代表该硬件某方面的特性。例如用一个结构体表示某硬件的行为特性，用另一结构体表示该硬件的结构特性。
题3.6 端口模式IN和INOUT有什么不同？
答：端口模式表示电路的数据流向。端口模式IN表示只能向端口写入数据，而端口模式INOUT表示既可以向端口写入数据，又可以从端口读出数据。
题3.7 编码器的逻辑功能是什么？优先编码器与一般编码器有何区别？
答：编码器可以将一组相互独立的信号进行编码，形成一组相互关联的信号，以达到减少信号个数、增强信号表达能力的目的。一般编码器只允许一个信号为有效，而优先编码器允许同时有多个信号有效，但只识别优先级最高的信号。
题3.8 要区别24个不同信号，或者说给24个输入信号编码，需要几位二进制代码？电路有多少个输出？如果区别64个信号有将如何？
答：若要区别24个不同信号，至少要用5位二进制代码，因此电路有5个输出。 若区分64个信号至少用6位二进制代码，因此电路有6个输出。 题3.9 什么叫译码器？有哪些常用译码器？各有何特点？ 答：将具有特定含义的不同的二进制代码辨别出来，翻译成为对应输出信号的电路就是译码器。常用的译码器有变量译码器和数字显示译码器。
对于译码器每一组输入编码，在若干个输出中仅有一个输出端为有效电平，其余输出皆处于无效电平，这类译码器称为变量译码器。常用的有2-4线译码器、3-8线译码器、4-10线8421BCD译码器等。
在数字电路中，需要将数字量的代码经过译码，送到数字显示器显示。能把数字量翻译成数字显示器能识别的译码器称为数字显示译码器，常用的有七段显示译码器。
题3.10 数据选择器和数据分配器各具有什么功能？若想将一组并行输入的数据转换成
串行输出，应采用哪种电路？
答：数据选择器根据控制信号的不同，在多个输入信号中选择其中一个信号输出。数据分配器则通过控制信号将一个输入信号分配给多个输出信号中的一个。若要将并行信号变成串行信号应采用数据选择器。
题3.11 一个有使能端的译码器能否用作数据分配器？怎样接线可以使一个八路输出的数据分配器连接成一个3线-8线译码器？
答：带使能端的译码器能用作数据分配器。以74138译码器芯片为例，将其连接成数据分配器如思考题3.11图（a）所示。
BIN/OCT DX A0 A0 0 7 D0 0 7 Y0 0 0 A1 A1 1 6 D1 1 6 Y1 1 1 A2 A2 2 5 D2 2 5 Y2 2 2
3 4 D3 3 4 Y3
4 3 D4 F 4 3 Y4 F
& 1 5 2 D5 5 2 Y5 &
6 1 D6 6 1 Y6 D D 1 EEN E7 0 D7 7 0 Y7
0 （a） （b）
思考题3.11图
可以用八路输出的数据分配器连接成3线-8线译码器，连接电路如思考题3.11图（b）所示。
习题题解
习题3.1 组合电路的逻辑框图如习题3.1图（a）所示。电路要求如下：
（1）当变量A1A0表示的二进制数≥B1B 0表示的二进制数时，函数F1=1，否则为0。 （2）当变量A1A0的逻辑与非(A1A0)和变量B1B0的逻辑异或(B1?B0)相等时，函数F2
为高电平，否则为0。
试设计此组合电路。 解：（1）根据题意确定输入变量为A1A0B1B 0，输出变量为F1F2，如习题3.1图（a）。 （2）根据题目对输入、输出变量提出的要求，列写真值表如习题3.1表所示。
习题3.1表 真值表 输 入 A1 A0 B1 B 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 (A1?A0) (B1?B0) 0 1 1 0 0 1 1 0 0 1 1 0 0 输 出 F1 F2 0 0 0 1 0 1 0 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0