发布时间 : 星期一 文章两位同步十进制可逆计数器的设计更新完毕开始阅读7f9c01517fd5360cba1adb5b
湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）
文理学院
综合课程设计
（一）
Integrated Curriculum Design（1）
所在院系 专业名称 班级 题目 指导教师 成员 完成时间
信息工程系 电子信息工程 1001 两位同步十进制可逆计数器 2011年12月28日
一、设计任务及要求： 设计任务： 设计一个两位同步十进制可逆计数器电路。 要 求： 1．列出状态表、激励方程，逻辑电路。 2．可以实现自动复位并重新开始计数。 3. 检查电路并分析电路是否具有自启动功能。 4. 将设计电路通过proteus进行电路仿真 指导教师签名： 2011年12月30日 二、指导教师评语： 指导教师签名： 2011 年12月 30 日 三、成绩 验收盖章 2011年12月30 日
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两位同步十进制可逆计数器的设计
1 设计目的
（1）熟悉各种触发器的使用及时序逻辑电路的设计方法；
（2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法； （3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相
关功能的。
2 设计思路
第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ；
第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD；
第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位十进制可逆计数器。 余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。经过分析，这一功能通过单刀双掷开关即可实现。整个可逆计数器电路（不包括数字显示部分）的设计框图如下图1所示： 进位端TCD
反馈置数信
号形成电路
加减计数
控制电路
CP脉冲 74LS192(十位) 借位端
图1（可逆计数器设计框图）
74LS192（个位） 反馈清零信号形成电路 3 设计过程
整个设计可分为三个部分，具体如下： 第一部分：提供持续的脉冲信号； 第二部分：计数单元的设计；
第三部分：用两个74LS192组成两位十进制可逆计数器。
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其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示：
CPU为加计数时钟输入端，CPD为减计数输入端
LD预置输入控制端，异步预置
CR为复位输入端，高电平有效，异步清零
CO为进位输出，1001状态后负脉冲
输出
BO 为借位输出，0000状态后负脉冲输出
图2（74LS192的引脚图）
表1（74LS192的功能表）
第三部分的设计框图如下图3所示：
数码显示 （十位） 数码显示 （个位） 图3（两个74LS192组成十进制可逆计数器）
低位计数器的CPU端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU端相连
QD QC QB QA CPU QD QC QB QA CU CPU 脉冲信号 3.1方案论证
通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是
否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。
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