发布时间 : 星期四 文章CMOS乘法器版图设计与仿真 - 第1章-第4章更新完毕开始阅读861aa07d27284b73f2425031
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在本原理图中，分别对P网（上拉网络）和N网（下拉网络）进行讨论以得出其中晶体管的设计尺寸。
如果将整个原理图看作是由一个P型网络和N型网络构成的（即看作上下各一个PMOS和NMOS，宽度分别为2w和1w），在设计反相器时，通过设置PMOS和NMOS的宽比为WP/WN?2/1或得大致相同的上升和下降延时。为了使异或门的上升时间和下降时间大致相同，在此，假设P型网络和N型网络的宽度比为2：1。在上拉网络中，设2个PMOS的宽度均为2w考虑电源vdd到输出c通路导通的最少情况，即vdd到c导通，则其中必有一条通路上的2个晶体管导通，和反相器相比，即2个PMOS串联后的等效宽度应为2w，由于2个PMOS管串联，其等效电阻相当于单个晶体管的2倍，晶体管的等效电阻和宽度成正比，因此，为了获得和单个晶体管相同的等效电阻，即将2个PMOS的宽度都设置为单个晶体管的2倍（2*2w），在ami06微米工艺下，其最小晶体管尺寸为1.5微米，即w=1.5um，因此，可以得到，在异或门中，上拉网络中的
WP?2?2w??2PMOS
?2管都可以设置为：
u1m?.同理使用此种方法，可以umWN?2?w?2?1.5um?3um 推断出N网络中的NMOS管尺寸为：
使用Cadence中的Spectre仿真工具对原理图进行仿真：
由图3.1.1-2中可以看出，输出c和输入a的延时为1.23ns-0.025ns=1.205ns，根据上升时间的定义，选择了10%和90%两点的时间，输出c的上升时间为：1.43ns-1.16ns=0.27ns。
仿真中使用的输入脉冲信号的上升时间和下降时间均为50ps。
图3-2 二输入异或门波形图
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根据电路原理图，使用Cadence版图设计工具设计出如下异或门的版图如图3-3所示。
图3-3 二输入异或门的版图设计
LVS（Layout Verify Schematic版图、原理图一致性验证）结果如图3-4所示，可以看出，所设计的版图和原理图完全匹配。共使用了12个晶体管。
图3-4 二输入异或门LVS结果
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3.2 一位全加器设计和仿真
设计方案一（CSA(Carry Save Adder)）： 表达式：
Sum?(A?B)?C （3-3）
B?CAB A C B C （3-4）
t Cou?A?BA?C真值表：A，B，C为数据输入，Cout为进位输出，Sum为和输出
表3-2 一位全加器的真值表
C 0 0 0 0 1 1 1 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 Cout 0 0 0 1 0 1 1 0 Sum 0 1 1 0 1 0 0 1 根据逻辑表达式，使用Cadence schematic composer设计的原理图如图所示。
图3-5 一位全加器原理图设计
使用Cadence中的Spectra仿真工具进行原理图仿真，输入脉冲信号的上升时间
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和下降时间均为50ps，得到仿真结果如图3-6。
图3-6 一位全加器的仿真波形图
根据上升时间（rise time）和下降时间（fall time）的定义，由图3-6可以
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看出，C输出的上升时间约为289ps-187ps=102ps，下降时间约为6.47ns-6.24ns=0.23ns=230ps；而S输出的上升时间约为244ps-199ps=45ps，下降时间大约为2.7ns-2.3ns=0.4ns=400ps。2个输出的延时分别为S：309ps-25ps=264ps；C=230ps-25ps=205ps。