发布时间 : 星期一 文章(完整word版)计算机组成原理期末考试试题及答案 (2)(word文档良心出品)更新完毕开始阅读862829d41fd9ad51f01dc281e53a580216fc5081
总线数量越多，吞吐能力越大 40、接口电路在系统结构中的作用是什么？
答：外设接口（或叫作I/O接口）是主机和外设（控制器）之间的实体部件，是实现主机与外设之间信息交换所必不可少的硬件支持。 41、接口电路应具备哪些基本功能？
答：接口电路应具有的基本的功能：（1）数据的暂存与缓冲；（2）保存设备的工作状态；（3）信息交换方式的控制；（4）通信联络控制；（5）外设的识别；（6）数据格式的变换控制。
42、外部设备在系统中如何编址，如何与主机连接？
答：通常根据与存储器地址的关系，有两种编址方式。
（1）统一编址：指外设接口中的I/O寄存器和主存单元一样看待，将它们和主存单元组合在一起编排地址；或者说，将主存的一部分地址空间用作I/O地址空间。这样就可以用访问主存的指令去访问外设的某个寄存器，因而也就不需要专门的I/O指令，可以简化CPU的设计。
（2）单独编址：为了更清楚地区别I/O操作和存储器操作，I/O地址通常与存储地址分开独立编址。这样，在系统中就存在了另一种与存储地址无关的I/O地址，CPU也必须具有专用于输入输出操作的I/O指令和控制逻辑。
43、什么是I/O组织方式？有哪几种I/O组织方式？各自的特点是什么？
答：I/O组织是指计算机主机与外部设备之间的信息交换方式。计算机主机与外设之间的信息交换方式有5种：程序查询式、中断式、DMA式、通道式、外围处理机方式。
从系统结构的观点看，前两种方式是以CPU为中心的控制，都需要CPU执行程序来进行I/O数据传送，而DMA式和通道式这两种方式是以主存贮器为中心的控制，数据可以在主存和外设之间直接传送。对于最后一种方式，则是用微型或小型计算机进行输入和输出控制。程序查询和程序中断方式适用于数据传输率比较低的外设，而DMA、通道和外围处理机使用于数据传输率比较高的外设。程序查询式控制简单，但系统效率很低；中断式通过服务程序完成数据交换，实现了主机与外设的并行性；DMA式通过硬件实现了数据传送，速度快，但只能控制同一类外设；通道式采用执行通道程序实现对不同类型设备的控制和管理，并行性进一步提高；外围处理机方式具有更大的灵活性和并行性。 44、查询方式和中断方式的主要异同点是什么？
答：两种方式都是以CPU为中心的控制方式，都需要CPU执行程序来进行I/O数据传送。程序查询式控制简单，但系统效率很低，无法实现并行操作；中断式通过服务程序完成数据交换，实现了主机与外设的并行性。
45、什么是中断？中断技术给计算机系统带来了什么作用？
答：中断是指这样一个过程：当计算机执行正常程序时，系统中出现某些异常情况或特殊请求，CPU暂停它正在执行的程序，而转去处理所发生的事件；CPU处理完毕后，自动返回到原来被中断了的程序继续运行。中断的作用：（1）主机与外部设备并行工作；（2）实现实时处理；（3）硬件故障处理；（4）实现多道程序和分时操作。 46、中断系统为什么要进行中断判优？何时进行中断判优？如何进行判优？
答：（1）中断优先级有两个方面的含义：（A）一是中断请求与CPU现行程序优先级的问题；（B）另一含义是各中断源之间，谁更迫切的问题。（2）方法：（A） 软件；（B）硬件：为了得到较高的效率，一般采用硬件判优方法。判优逻辑随着判优方案的不同可有不同的结构，其组 成部分既可能在设备接口之中，也可能在CPU内部，也可能这两部分都有。
其作用是决定CPU的响应并且找出最高优先请求者，如果确定接收这个请求的话，就由CPU发出中断响应信号INTA。（C）软硬件结合。中断判优发生在中断过程的第二步，中断请求之后，中断响应之前。
47、外部设备有哪些主要功能？可以分为哪些大类？各类中有哪些典型设备？
答：外部设备的主要功能有数据的输入、输出、成批存储以及对信息的加工处理等。外部设备可以分为五大类：输入输出设备、辅助存储器、终端设备、过程控制设备和脱机设备。其典型设备有键盘、打印机、磁盘、智能终端、数/模转换器和键盘－软盘数据站等。 48、磁表面存储器的特点有哪些？
答：磁表面存储器有如下显著的特点： （1）存储密度高，记录容量大，每位价格低； （2）记录介质可以重复使用；
（3）记录信息可长时间保存而不致丢失； （4）非破坏性读出，读出时不需再生信息；
（5）存取速度较低，机械结构复杂，对工作环境要求较严。
三、分析与计算题
1、 设机器字长32位，定点表示，尾数31位，数符1位，问：
(1) 定点原码整数表示时，最大正数是多少？最大负数是多少？ (2) 定点原码小数表示时，最大正数是多少？最大负数是多少？ 答：（1）定点原码整数表示： 最大正数： 0 111 111 111 111 111 111 111 111 111
数值 = （231 – 1）10
最大负数： 0 111 111 111 111 111 111 111 111 111 数值 = -（231 – 1）10
（2）定点原码小数表示：
最大正数 = （1 – 2-31 ）10 最大负数 = -（1 – 2-31 ）10
2、 现有1024×1的存储芯片，若用它组成容量为16K×8的存储器。试求：
(1) 实现该存储器所需的芯片数量？
(2) 若将这些芯片分装在若干个块板上，每块板的容量为4K×8，该存储器所需的地址线总位数是多少？其中几位用于选板？几位用于选片？几位用作片内地址？ 答：（1）需1024×1的芯片128片。
（2）该存储器所需的地址线总位数是14位，其中2位用于选板，2位用于选片，10位用作片内地址。
3、 设存储器容量为32位，字长64位，模块数m = 8，分别用顺序方式和交叉方式进行组
织。若存储周期T = 200ns，数据总线宽度为64位，总线传送周期为50ns，则顺序存储器和交叉存储器带宽各是多少?
答：顺序存储器和交叉存储器连续读出m=8个字的信息总量都是： q = 64位× 8 =512位
顺序存储器和交叉存储器连续读出8个字所需的时间分别是： t2 = mT = 8 × 200ns =1600ns =16 × 10 -7 （S）
t1 = T + （m–1）t =200ns + 7×50ns = 550ns = 5.5 × 10-7 （S） 顺序存储器带宽 W2 = q/t2 = 512 / （16×10-7） = 32 × 107（位/S） 交叉存储器带宽 W1 = q/t1 = 512/ （5.5×10-7） = 73 × 107（位/S）
4、 CPU的地址总线16根(A15~A0，A0是低位)，双向数据总线16根(D15~D0)，控制总线
中与主存有关的信号有!MREQ(允许访存，低电平有效)，R/!W(高电平读命令，低电平写命令)。主存地址空间分配如下：0~8191为系统程序区，由EPROM芯片组成，从8192起一共32K地址空间为用户程序区，最后(最大地址)4K地址空间为系统程序工作区。如图1所示。上述地址为十进制，按字编址。现有如下芯片。
EPROM： 8K×16位(控制端仅有!CS)，16位×8位 SRAM： 16K×1位，2K×8位，4K×16位，8K×16位
请从上述芯片中选择芯片设计该计算机的主存储器，画出主存逻辑框图。
0 8191 8192 8K（EPROM） 32K（SRAM） 20K（空） 4K（SRAM） 40960 61429 65535
图1 地址分配情况
答：主存地址分布及芯片连接图如图2所示。根据给定条件，选用EPROM 8K×16位 芯片1片，SRAM 8K×16位芯片4片，4K×16位芯片1片，3:8译码器1片，与非门及反向器。
A12-A0进行片内译码
A15-A13进行片外译码（8组）
DB A0 A1 A12 R/W CPU MREQ A13 A14 A0 EPROM A1 8K×16 A12 CS A0 SRAM A1 8K×16 A A0 SRAM A1 8K×16 A A0 SRAM A1 8K×16 A A0 SRAM A1 8K×16 A A0 SRAM A1 4K×16 A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C 3：8 译码器 图2 主存地址分布及芯片连接图
5、 某计算机指令字长16位，地址码是6位，指令有无地址、一地址和二地址3种格式，
设有N条二地址指令，无地址指令M条，试问1地址指令最多有多少条？ 解：设1地址指令有X条
（（24-N）*26-X）*26=M 得：X=（24-N）*26-M*2-6
6、 假设某计算机指令长度为20位，具有双操作数、单操作数和无操作数3类指令格式，
每个操作数地址规定用6位表示。 问：若操作码字段固定为8位，现已设计出m条双操作数指令，n条无操作数指令，在此情况下，这台计算机最多可以设计出多少条单操作数指令？
答：由于设定全部指令采用8位固定的OP字段，故这台计算机最多的指令条数为28=256 条。因此最多还可以设计出（256-m-n）条单操作数指令。
7、 有4级流水线分别完成取指、指令译码并取数、运算、送结果4步操作，假设完成各步操作的时间依次为100ns、80ns、50ns。
(1) 流水线的操作周期应设计为多少？
(2) 若相邻2条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行？
(3) 如果在硬件设计上加以改进，至少需推迟多少时间？
解：
（1）流水线的操作时钟周期 t按四步操作中最长时间来考虑,所以t=100ns。 （2）两条指令发生数据相关冲突情况：
ADD R1，R2，R3； R2+R3->R1 SUB R4，R1，R5； R1-R5->R4
两条指令在流水线中执行情况如表6-4所示:
表6-4 指令在流水线上的执行情况 时钟 指令 1 2 3 4 5 6 7