发布时间 : 星期三 文章高校EDA课程必考复习资料更新完毕开始阅读8acc0055f90f76c661371aba
一、填空题(本大题共10小题，每空1分，共20 分)
1．一般把EDA技术的发展分为 MOS时代 、 CMOS时代 和 ASIC 三个阶段。
2．EDA设计流程包括 设计输入 、 设计实现 、 实际设计检验 和 下载编程 四个步骤。
3．EDA设计输入主要包括 图形输入 、 HDL文本输入 和 状态机输入 。
4．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。 5．VHDL的数据对象包括 变量 、 常量 和 信号 ，它们是用来存放各种类型数据的容器。
6．图形文件设计结束后一定要通过 仿真 ，检查设计文件是否正确。
7．以EDA方式设计实现的电路设计文件，最终可以编程下载到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。
8．MAX+PLUS的文本文件类型是（后缀名） .VHD 。
9．在PC上利用VHDL进行项目设计，不允许在 根目
录 下进行，必须在根目录为设计建立一个工程目录（即文件夹）。
10．VHDL源程序的文件名应与 实体名 相同，否则无法通过编译。
11． 在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ）
A.仿真器 B.综合
器 C.适配器 D.下载器 12． 在执行MAX+PLUSⅡ的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。
A .Create default symbol B. VHDL和FPGA: 超高速硬件描述语言 现场可编程门阵列 Simulator
C.
Compiler D.Timing Analyzer 13．VHDL常用的库是（A ）
A.
IEEE B.STD WORK D. PACKAGE
14．下面既是并行语句又是串行语句的是（ C ） A.变量赋值 B.信号赋值 C.PROCESS语句 D.WHEN…ELSE语句
15．在VHDL中，用语句（D ）表示clock的下降沿。 A. clock’EVENT B.
clock’EVENT AND clock=’1’
C. clock=’0’ D. clock’EVENT AND clock=’0’
杭州电子科技大学2004年EDA技术与VHD学生考试卷答案
考试课程 EDA技术与VHDL 考试日期 2005年 月 日 成 绩 参考答卷
课程号 教师号 任课教师姓名 考生姓名 学号（8位） 年级 专业 一、单项选择题：（20分）
1． IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A A .软IP B.固IP C.硬IP D.都不是
2． 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D
A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；
C. 为实现系统的速度、面积、性能的要求，需要对综合加
C. 以约束，称为综合约束；
D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。
3． 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA是基于乘积项结构的可编程逻辑器件； B. FPGA是全称为复杂可编程逻辑器件；
C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。
4． 进程中的变量赋值语句，其变量更新是_________。A A. 立即完成； B. 按顺序完成； C. 在进程的最后完成；
D. 都不对。 5． VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。D
A. 器件外部特性； B. 器件的综合约束； C. 器件外部特性与内部功能； D. 器件的内部功能。
6． 不完整的IF语句，其综合结果可实现________。A A. 时序逻辑电路 B. 组合逻辑电路
C. 双向电路 D. 三态控制电路
7． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B
①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥
8． 下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C.
Not_Ack_0 D. signall
9． 关于VHDL中的数字，请找出以下数字中最大的一个：__________。A A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：________。B
A. Max+Plus II B. ModelSim C. Quartus II D. Synplify 第1页 共5页
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）
1. VHDL 超高速集成电路硬件描述语言 2. FPGA 现场可编程门阵列 3. RTL 寄存器传输级
4. SOPC 可编程片上系统 5. EAB 嵌入式阵列块
三、VHDL程序填空：（10分）
下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。
-- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee;
use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all;
entity counter_n is
generic (width : integer := 8);
port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic;
q : out std_logic_vector (width - 1 downto 0)); end counter_n;
architecture behave of counter is