发布时间 : 星期四 文章基于Libero的数字逻辑设计仿真及验证实验实验报告-eda更新完毕开始阅读a31caba6ddccda38366baf03
表4-9 74HC153输入输出状态
选择输入 S1 X 0 0 1 1 0 0 1 1 S0 X 0 0 0 0 1 1 1 1 1I0 X 0 1 X X X X X X 数据输入 1I1 X X X 0 1 X X X X 1I2 X X X X X 0 1 X X 1I3 X X X X X X X 0 1 输出使能输入 输出 1Y 0 0 1 0 1 0 1 0 1 1E 1 0 0 0 0 0 0 0 0 注：X为任意状态
表4-10 74HC85输入输出状态
比较输入 级联输入 输出 A3 A2 A1 A0 B3 B2 B0 B1 IA>B IA=B IAB A=B A
表4-11 74HC283输入输出状态
进位输入 Cin 0 1 0 A4 0 1 0 4位加数输入 A3 0 1 1 A2 0 1 1 A1 0 1 1 B4 0 1 0 4位被加数输入 B3 1 1 0 B2 1 1 1 B1 0 1 0 Cout 0 1 0 输出加法结果和进位 S4 0 1 1 S3 1 1 0 S2 1 1 0 S1 0 1 1 X X 1 0 0 0 1 0 1 1 1 0 1 X X X X 1 0 0 1 0 0 0 0 1 X X X X X X 1 0 1 0 1 0 1 0 1 1 0 1 0 1 0 1 0 1 0 1 X X 0 1 0 0 1 0 1 1 1 0 1 X X X X 0 1 0 1 0 0 0 0 1 X X X X X X 0 1 1 0 1 0 1 X X X X X X X X 0 0 1 1 0 X X X X X X X X 0 0 0 0 0 X X X X X X X X 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 0 1 0 1 1 1 0 0 0 注：X为任意状态
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进位输入 Cin 1 1 1 0 A4 0 0 1 1 4位加数输入 A3 1 1 0 0 A2 0 0 0 0 A1 0 1 0 1 B4 0 0 0 1 4位被加数输入 B3 1 1 1 0 B2 1 1 1 0 B1 0 1 1 1 Cout 0 0 1 1 输出加法结果和进位 S4 1 1 0 0 S3 0 1 0 0 S2 1 0 0 1 S1 1 1 0 0 表4-12 74HC4511输入输出状态
使能输入 数据输入 LE X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 D X X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C X X 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B X X 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A X X 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a 1 0 1 0 1 1 0 1 0 1 1 1 0 0 0 0 0 0 b 1 0 1 1 1 1 1 0 0 1 1 1 0 0 0 0 0 0 c 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 0 0 译码输出 d 1 0 1 0 1 1 0 1 1 0 1 0 0 0 0 0 0 0 e 1 0 1 0 1 0 0 0 1 0 1 0 0 0 0 0 0 0 f 1 0 1 0 0 0 1 1 1 0 1 1 0 0 0 0 0 0 g 1 0 0 0 1 1 1 1 1 0 1 1 0 0 0 0 0 0 LT 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 BI X 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 注：X为任意状态
表4-13 74HC74输入输出状态
输入 置位输入1SD 0 1 1 1 复位输入1RD 1 0 1 1 CP X X ↑ ↑ D X X 0 1 输出 1Q 1Q 1 0 0 1 0 1 1 0 29
输入 置位输入1SD 0 注：X为任意状态
复位输入1RD 0 CP X D X 输出 1Q 1Q 1 1
表4-14 74HC112输入输出状态
输入 置位输入1SD 0 1 1 1 1 0 注：X为任意状态
复位输入1RD 1 0 1 1 1 0 1CP X X ↓ ↓ ↓ X 1J X X 1 0 1 X 1K X X 1 1 0 X 1Q 1 0 1Q 0 1 1 输出 1Q0 1 1Q1 0 0
表4-15 74HC194输入输出状态 输入 输出 D3 X D3 X X X X X Q0n+1 0 D0 Q0n 0 1 Q1n Q1n Q1n+1 0 D1 Q1n Q0n Q0n Q2n Q2n Q2n+1 0 D2 Q2n Q1n Q1n Q3n Q3n Q3n+1 0 D3 Q3n Q2n Q2n 0 1 MR 0 1 1 1 1 1 1 模式 S1 X 1 0 0 0 1 1 S0 X 1 0 1 1 0 0 串行 DSR X X X 0 1 X X DSL X X X X X 0 1 CP X ↑ ↑ ↑ ↑ ↑ ↑ 并行 D0 X D0 X X X X X D1 X D1 X X X X X D2 X D2 X X X X X 注：X为任意状态
表4-16 74HC161输入输出状态 输入 输出 MR 0 1 1 1 1 1 CP CEP CET X ↑ ↑ ↑ X X X X 1 1 0 X X X 1 1 X 0 PE D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC X 0 0 1 1 1 X 0 X 0 X 0 X 0 0 0 0 0 0 0 0 0 0 0 1 0 D3 D2 D1 D0 D3 D2 D1 D0 X X X X X X X X X X X X Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 注：X为任意状态
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