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数字频率计设计
前言
随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，直到生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）。这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。
电子设计自动化（EDA）的关键技术之一是要求用形式化方法来描述数字系统的硬件电路，即要用所谓硬件描述语言来描述硬件电路。所以硬件描述语言及相关的仿真、综合等技术的研究是当今电子设计自动化领域的一个重要课题。
硬件描述语言的发展至今已有几十年的历史，并已成功地应用到系统的仿真、验证和设计综合等方面。到本世纪80年代后期，已出现了上百种的硬件描述语言，它们对设计自动化起到了促进和推动作用。但是，它们大多各自针对特定设计领域，没有统一的标准，从而使一般用户难以使用。广大用户所期盼的是一种面向设计的多层次、多领域且得到一致认同的标准的硬件描述语言。80年代后期由美国国防部开发的VHDL语言（VHSIC Hardware Description Language）恰好满足了上述这样的要求，并在1987年12月由IEEE标准化（定为 IEEE std 1076--1987标准，1993年进一步修订，被定为ANSI/IEEE std 1076--1993标准）。它的出现为电子设计自动化（EDA）的普及和推广奠定了坚实的基础。据1991年有关统计表明，VHDL语言业已被广大设计者所接受。另外，众多的CAD厂商也纷纷使自己新开发的电子设计软件与VHDL语言兼容。由此可见，使用VHDL语言来设计数字系统是电子设计技术的大势所趋。
1 概论
1.1 设计概述
所谓频率，就是周期性信号在单位时间（1s）里变化的次数。 本数字频率计的设计思路是：
根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉
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冲进行计数，实现测频的目的。
根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为分频模块、控制模块、计数模块、译码模块和量程自动切换模块等几个单元，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。
在进行设计之前，首先搞清楚在什么情况下是测频率，在什么情况下是测周期，其实就是一个选择合适的时基信号的问题。在这个设计中，要在频率计提供的时基信号和输入信号之间做出选择，充当时基信号即闸门时间。当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。此时的时基信号为频率计的基准信号。当测周期的时候，要以频率计提供的基准信号作为时钟信号，因为频率计提供的时基频率大于输入信号的频率，在输入信号周期内，计算频率计提供的基准信号的周期数目，再乘以基准信号频率，就是输入信号的周期值了。此时的时基信号为输入信号。 1.2 设计目的
学会利用MAX+PLUSⅡ进行层次化设计； 练习混合设计设计输入的方法； 巩固用试验箱验证设计的方法。 1.3 设计内容
分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。 1.4 设计原理
众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间。
数字频率计的关键组成部分包括测频控制信号发生器、计数器、锁存器、译码驱动
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电路和显示电路，其原理框图如图1.4-1所示。
待测信号 计数器 锁存器 译码驱动电路 数码管显示 测频控制信号发生器
图1.4-1原理框图
1.5 设计功能
3位数字频率计是用3个十进制数字显示的数字式频率计，其频率测量范围为1MHz。为了提高测量精度，量程分别为10kHz、100kHz和1MHz三挡，即最大读数分别为9.99kHz，99.9kHz和999kHz。要求量程自动换挡。具体功能如下：
当读数大于999时，频率计处于超量程状态，下一次测量时，量程自动增大一挡。 当读数小雨099时，频率计处于欠量程状态，下一次测量时，量程自动减少一挡。 当超出频率测量范围时，显示器显示溢出。
采用记忆显示方法，即测量过程中不显示数据，待测量过程结束以后，显示测频结果，并将此结果保持到下次测量结束。显示时间不少于1秒。
小数点位置随量程变化自动移位。
增加测周期功能，就是当时钟频率低于0.99kHz的时候，显示的数值变成周期，以毫秒为单位。
2 数字频率计的设计思路
2.1 时基的设计
输入信号是随意的，没法预知其频率是多少，如何选取频率计提供的基准信号是关键。设计要求量程分别为10kHz，100kHz和1MHz三挡。测频率时，在某个挡进行测量的时候，就需要提供该挡的时基。在10kHz挡，该挡最大读数为9.99kHz，同时也说明最小的读数是0.01kHz，所以提供的时基应该是频率为0.01kHz的脉冲。同样的道理100kHz挡提供的时基应该是0.1kHz的脉冲，1MHz挡提供的时基应该是频率为1kHz的
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