发布时间 : 星期一 文章数字频率计设计-毕业设计更新完毕开始阅读a38033b1c1c708a1294a4449
图4.2-4 号是频率为250kHz脉冲时的仿真波形图
在波形图中可以看到，开始的时候flag为2，表示频率计处于100kHz测频挡，但是这个挡提供的时基不能满足要求，时基太小，计数器在时基为高电平的时候计数次数超过了要求的范围，所以要自动换挡。100kHz测频挡一个时基以后，马上换到1MHz测频挡。可以看到flag变成3了，如上图。此时的时基符合要求，因此最后就稳定地显示频率数值。
4.3 测周期挡仿真
这次仿真采用测试信号的周期为6ms，按照频率计的设计，应该自动换挡到测周期挡，显示为006，单位为ms。测周期的仿真如图4.3-1：
图4.3-1 测试信号是周期为6ms脉冲的仿真波形图
值得注意的是，测周期显示的数值是真正周期的一半，造成这种显示的原因和程序的设计有关，当测周期的时候，频率计提供的时基作为计数器的触发时钟，而测试信号
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作为输入信号，测试信号是占空比为1的信号，在计数器设计中，计数值加1的判断条件是输入信号为1，因此，在一个输入信号周期里，只有半个周期计数器在计数，所以显示的周期只是真正周期的一半。
为了解决这个问题，可以考虑将输入信号锁存，就是当在输入信号上升沿的时候触发锁存器，并且将输入信号的高电平锁存一个周期。（附录8）
当测量周期的时候，输入信号通过锁存器后再输入计数器，这样就能正确显示周期。
5 调试常见错误及解决办法
5.1 常见错误与解决办法
在编译时候出现如下图5.1-1提示错误：
图5.1-1
解决办法：把文本文档保存名以程序实体名命名，然后问题就可以解决了。 在编译时候出现如下图5.1-2提示错误：
图5.1-2
解决办法：将计数器模块和译码器模块的的VHD文件拷贝到频率计源文件的文件夹下，然后再次编译就能解决了。 编译时候出现如下图5.1-3提示错误：
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图5.1-3
解决办法：设计程序少考虑一种情况,即少考虑一种others情况，在其他情况下添加others,即添加“when others=>data_out<=”1111””，然后再次编译问题就能解决了。
6 结束语
12年4月，我开始了我的嵌入式课程设计，时至今日，设计基本完成。从最初的茫然，到慢慢的进入状态，再到对思路逐渐的清晰，整个设计过程难以用语言来表达。历经了几个月的奋战，紧张而又充实的期末设计终于落下了帷幕。回想这段日子的经历和感受，我感慨万千，在这次课程设计的过程中，我拥有了无数难忘的回忆和收获。
我在学校图书馆搜集资料，还在网上查找各类相关资料，将这些宝贵的资料全部保存起来，尽量使我的资料完整、精确、数量多，这有利于课程的设计。当资料查找完毕了，我开始着手课程的设计。在设计过程中遇到困难我就及时和我的指导老师XX老师联系，在XX老师的帮助下，困难一个一个解决掉，嵌入式课程设计也慢慢成型。这次课程设计的制作过程是我的一次再学习，再提高的过程。脚踏实地，认真严谨，实事求是的学习态度，不怕困难、坚持不懈、吃苦耐劳的精神是我在这次设计中最大的收益。我想这是一次意志的磨练，是对我实际能力的一次提升，也会对我未来的学习和工作有很大的帮助。
在此更要感谢我的指导老师XX老师，是你的细心指导和关怀，使我能够顺利的完成嵌入式课程设计。老师的严谨治学态度、渊博的知识、无私的奉献精神使我深受启迪。从尊敬的导师身上，我不仅学到了扎实、宽广的专业知识，也学到了做人的道理。在此我要向我的导师XX致以最衷心的感谢和深深的敬意。
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附录1: MAX+PLUSⅡ简介
MAX+PLUSⅡ（Multiple Array and Programming Logic User System）开发工具是Altera公司推出的一种EDA工具，具有灵活高效、使用便捷和易学易用等特点。Altera公司在推出各种CPLD的同时，也在不断地升级相应的开发工具软件，已从早起的第一代A+PLUS、第二代MAX+PLUS发展到第三代MAX+PLUSⅡ和第四代Quartus。使用MAX+PLUSⅡ软件，设计者无需精通器件内部的复杂结构，只需用业已熟悉的设计输入工具，如硬件描述语言、原理图等进行输入即可，MAX+PLUSⅡ就会自动将设计转换成目标文件下载到器件中去。MAX+PLUSⅡ开发系统具有以下特点。
多平台。MAX+PLUSⅡ软件可以在基于PC机的操作系统如Windows95、Windows98、Windows2000、Windows NT下运行，也可以在Sun SPAC station等工作站上运行。
开放的界面。MAX+PLUSⅡ提供了与其他设计输入、综合和校验工具的接口，借口符合EDIF 200/300、LPM、VHDL、Verilog-HDL等标准。目前MAX+PLUSⅡ所支持的主流第三方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。
模块组合式工具软件。MAX+PLUSⅡ具有一个完整的可编程逻辑设计环境，包括设计输入、设计处理、设计校验和下载编程4个模块，设计者可以按设计流程选择工作模块。
与结构无关。MAX+PLUSⅡ开发系统的核心——Compiler(编译器)能够自动完成逻辑综合和优化，它支持Altera的Classic、MAX7000、FLEX8000和FLEX10K等可编程器件系列，提供一个与结构无关的PLD开发环境。
支持硬件描述语言。MAX+PLUSⅡ支持各种HDL设计输入语言，包括VHDL、Verilog-HDL和Altera的硬件描述语言AHDL。
丰富的设计库。MAX+PLUSⅡ提供丰富的库单元供设计者调用，其中包括一些基本的逻辑单元，74系列的器件和多种特定功能的宏功能模块以及参数化的兆功能模块。调用库单元进行设计，可以大大减轻设计人员的工作量，缩短设计周期。
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