发布时间 : 星期六 文章数字系统设计与verilog_HDL课程设计--实用多功能数字钟更新完毕开始阅读a3a7ea0330b765ce0508763231126edb6e1a7661
译码显示电路 计时电路 脉冲发生电路 报时电路 校分校时电路 清零电路
图4.11 clock顶层模块
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如图4.11所示，在clock为1ps周期情况下，设置modestate置00为计时模式，10选择闹钟模块，01手动调整模式，11非法模式，在闹铃模块中，ld_alert高电闹铃开，mcheck为高电平则可以手动调整时间，turn控制了调整的时间在分与时的择，change有效则改变调整的数值，alert有效闹铃输出。
led hourl，led_hour0，led_minul，led_minu0，led_secl,led sec0输出时分秒。
5．实验总结
5．1调试中遇到的问题及解决的方法
1、编程时，最常见也是最头疼的就是在各个模块调试的时候显示句子无定义，导致程序无法编译，但整个模块的语法没有错误。
解决办法：将各个模块之间调试有先后顺序，且将所有模块调试放在一个文件夹存放，以致可以相互调用。
2、经常导致语法错误，如：“；”没有写上，变量类型没有预先标明，前后变量名字由于缺少一个或多一个字母而导致出错。
解决办法：对照错误，认真检查程序，看哪个地方的标点，变量没有写上或标明。 3、进行编译或波形仿真时，经常得到的不是预想中的结果。
解决办法：弄明白该模块实现什么功能，调整好输入变量进行调试，不能完全采用随机变量。在方面观察的情况下，可以采用高电平或低电平代替。将需要编译或进行仿真的实体文件置顶，经检错无误后，进行波形仿真，在仿真之前需要合理设置仿真结束时间和信号周期。
5.2实验中积累的经验
1、系统设计进要行充分的方案论证，不可盲目就动手去做；
2、实验中对每一个细节部分都要全面思考，要对特殊情况进行处理； 3、对于数字系统，要考虑模块定义使用先后顺序问题； 4、数字电路的理论分析要结合时序图；
5、遇到问题，要顺藤摸瓜，分析清楚，不可胡乱改动，每做一次改变都要有充分的理由；
6、模块化设计方法的优点在于其简洁性，但是在实验设计中也发现，在实验最终结果确定之前，要尽量减少模块重叠嵌套。
7、遇到问题花了很长时间没有解决掉，要学会向他人请教，别人的不经意一点，可能就能把自己带出思维死区。
5.3心得体会
作为当代大学生，将知识完全局限在课本上，缺乏理论实践，是普遍的一大成长弊端。而理论实践，又完全建立在课本知识上，因此，我们要学好专业知识和技能，这样在用到时才能得心应手；要有自学新知识的能力，对于陌生的东西要根据已掌握的知识来帮助自己尽
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快了解它；遇到困难时，首先要自己想办法解决，实在行不通时就要像老师和同学请教。
多功能数字钟，在实际应用中微不足道，但其中的设计流程思维与实践能力以及实践遇到的一些相关问题，让我们不容小视。设计是一个十分严谨的过程，容不得随意和马虎。要想快速而高效地完成一项设计，必须先有一个清晰明了的设计思路，设想好一个整体框架，然后在此基础上，逐渐将各个部分功能进行完善。虽不是第一次在实验室接触Quartus,但通过两天的课程设计，让我受益匪浅，也让我真正明白理论与实践相结合的重要性。通过具体实践才能让自己清楚哪些知识已经掌握，哪些知识仍需巩固加强。但正所谓坚持就是胜利，要想取得成功，必须要有努力付出，这样所取得的结果才更有意义。
与此同时，我也对EDA以及VHDL语言有了进一步了解，对于其结构、语法、功能等认识不少。当然，我目前所做的还仅仅只是一些基本操作，要想真正将其融会贯通还需要今后更多的学习与实践。
6．参考文献
[1]王金明编数字系统设计与Verilog HDL（第四版）电子工业出版社2008年10月 [2]南京理工大学电子技术中心编EDA设计实验指导书2008 [3]www.http://m.china-audit.com/百度文库
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