发布时间 : 星期一 文章Quartus实验讲义更新完毕开始阅读b143f9f20242a8956bece47f
实验九 序列检测器的仿真
一、实验内容
1．用逻辑图和VHDL语言设计序列检测器，并进行仿真与分析； 2．参看教材P406~P408部分。 二、预习报告要求
1．预习报告可以写成电子文件，进实验室后开机检查，禁止复制他人的劳动成果，违者预习无效。
2．预习报告内容有:
计数器的逻辑图和用VHDL语言编写的程序；
三、电路功能介绍
设计一个具有1个输入X和1个输出Y的时钟同步状态机。当且仅当X为0并且前面7个时钟触发沿到来时，X接收到的输入序列为1010111，则输出Y为1。
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