发布时间 : 星期五 文章计算机组成期末试卷 - 图文更新完毕开始阅读bf7606323968011ca3009142
本科生期末试卷一
一、 选择题
1． 下列数中最小的数是___B__。
A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 2． ____D__表示法主要用于表示浮点数中的阶码。
A.原码 B.补码 C.反码 D.移码
3． 字长32位，其中1位符号位，31位表示尾数。若用定点小数表示，则最大正小数
为___B___。
A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 4． 存储器是计算机系统中的记忆设备，它主要用来____D__。
A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序 5． 以下四种类型指令中，执行时间最长的是____C__。
A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令
6． 单地址指令为了完成两个数的算术运算，除地址指明的一个操作数外，另一个操作
数常采用___C___寻址方式。
A.堆栈 B.立即 C.隐含 D.间接
7． 在以下描述的流水CPU基本概念中，正确的表述是__D____。
A.流水CPU是以空间并行性为原理构造的处理器 B.流水CPU一定是RISC机器 C.流水CPU一定是多媒体CPU
D.流水CPU是以时间并行性为原理构造的处理器
8． 在以下描述PCI总线的基本概念中，正确的表述是_AB__。
A.PCI总线是一个与处理器无关的高速外围总线 B.PCI总线的基本传输机制是猝发式传送 C.PCI设备一定是主设备
D.系统中只允许有一条PCI总线
9． 串行I/O标准接口IEEE1394的高速特性适合于新型高速硬盘和多媒体数据传送
它的数据传送率可以是--ABC----。
A.100兆位/秒 B.200兆位/秒 C.400兆位/秒 D.300兆位/秒 10．阵列处理机又称并行处理机，它的体系结构属于_B_计算机。
A.SISD B. SIMD C.MISD D.MIMD
二、 填空题
1．(26)10?(63)16?(135)8的值为A_(58)10_____。
2． Cache是一种A高速缓冲_存储器，是为了解决CPU和B_主存__之间C速度_上不匹
配而采用的一项重要硬件技术。
3．当今的CPU芯片除了包括定点运算器、操作控制器外，还包括A_Cache__、B_浮点
___运算器和C_存储__管理部件。
4．按照总线仲裁电路的A_位置___不同，总线仲裁有B_集中式__仲裁和C_分布式__仲
裁两种方式。
5．选择型DMA控制器在物理上可以连接A多____个设备，在逻辑上只允许连接B__一
__个设备，适合连接C_告诉___设备。 6．指令格式是指指令用A__二进制代码____表示的结构形式，通常由B__标量____字段
和C___硬件___字段组成。
7．DMA和CPU分时使用内存的三种方式是：A__停止CPU访问内存____，B_周期挪用_____，C_DMA和CPU交替访内_____。 8． 为了提高通用性，向量处理机应同时具有处理A_向量____和处理B_标量_____的功
能，因而必须具有相应的C_硬件_____资源
三、设x= +15, y= -13,采用补码输入，用带求补器的原码阵列乘法器求乘积x×y = ? 并用
十进制数乘法进行验证。
解：设最高位为符号位，输入数据为[x]原 = 01111 [y]原 = 11101 因符号位单独考虑，尾数算前求补器输出值为：|x| = 1111, |y| = 1101 乘积符号位运算： x0 ⊕y0 = 0⊕1 =1
尾数部分运算： 1 1 1 1
× 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1
经算后求补器输出，加上乘积符号位，得原码乘积值[x×y] 原 = 111000011 换算成二进制真值 x×y = (-11000011)2 = (-195)10 十进制数乘法验证：x×y = 15×(-13) = -195
四、某机器中，已知配有一个地址空间为(0000—1FFF)16的
ROM区域，现在用一个SRAM
芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：
（1） 满足已知条件的存储器，画出地址译码方案。
（2） 画出ROM与RAM同CPU连接图。
解 ：存储器地址空间分布如图2所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器；
（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8
位，另一片组成低8位。
（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码
器工作。
（5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读
操作， 当R / W = 0时，存储器执行写操作。如图3
图2
CPU
图3
五、用定量分析法说明流水处理机比非流水处理机具有更高的吞吐率。
①在流水处理器中，一个具有k级过程段的流水线处理n个任务时，需要的时钟周期数为
T2＝k+(n-1) ⑴
其中k个时钟周期处理第1个任务。K个周期后，流水线被填满，剩余的（n-1）个任务只需（n-1）个时钟周期就可完成。
②当用非流水处理器来处理这n个任务时，因串行方式工作，所需的时钟周期数为 T1＝n×k ⑵ 由此得k级流水线处理器的加速比为
Ck =T1/T2＝n×k/[k+(n-1)] ⑶
当n》k时，Ck→k。这就是说，理论上k级流水线处理器几乎可以提高k位速度，因而比流水处理器具有更高的吞吐率。
六、画出PCI总线结构框图，并说明“桥”的功能。
解：PCI总线结构框图如图4示：
图4
PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。
在PCI总线体系结构中，桥起着重要作用： （1） 它连接两条总线，使总线间相互通信。
（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间
上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。
利用桥可以实现总线间的猝发式传送
七、图1所示的系统采用多级优先中断结构，它要求CPU在执行完当前指令时转而对中断
请求进行服务。设备A连接于最高优先级，设备B次之，设备C又次之。IRQ为中断请求信号，INT为CPU发出的中断响应信号。
现假设： TDC为硬件中断周期时间；TA ，TB ，TC分别为设备A，B，C的服务程序执行时间；TS ，TR 为保存现场和恢复现场所需时间。 请问：这种中断结构在什么情况下达到中断饱和？
解：假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间
段如图5所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：
tA = 2TM + TDC + TS + TA + TR tB = 2TM + TDC + TS + TB + TR
tC = 2TM + TDC + TS + TC + TR
达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T