发布时间 : 星期一 文章（有代码）基于某libero的数字逻辑设计仿真及验证实验(4-8)更新完毕开始阅读c911529e24fff705cc1755270722192e453658d3
标准
计算机____学院___专业___班________组
学号______
姓名____协作者______________ 教师评定_________________ 实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________
1、 熟悉EDA工具的使用；仿真基本门电路。 2、 仿真组合逻辑电路。 3、 仿真时序逻辑电路。
4、 基本门电路、组合电路和时序电路的程序烧录及验证。 5、 数字逻辑综合设计仿真及验证。
实验报告
1、基本门电路
一、实验目的
1、了解基于Verilog的基本门电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
文案
标准
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。
4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任．选一个）的综合结果，以及相应的仿真结果。 ．．．
四、实验结果和数据处理
1、所有模块及测试平台代码清单 ．．
//74HC00代码-与非 // HC00.v
module HC00(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=~(A&B); endmodule
//74HC00测试平台代码 // test.v
`timescale 1ns/1ns module test1(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin
a=4'b0000; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;
a=4'b1111; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end
endmodule
//74HC02代码-或非 // HC02.v
module HC02(A,B,Y);
文案
标准
input [4:1]A,B; output [4:1]Y; assign Y=~(A|B); endmodule
//74HC02测试平台代码 // test.v
`timescale 1ns/1ns module test2(); reg [4:1]a,b; wire [4:1]y; HC02 u2(a,b,y); initial begin
a=4'b0000; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;
a=4'b1111; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end
endmodule
//74HC04代码-非 // HC04.v
module HC04(A,Y); input [6:1]A; output [6:1]Y; assign Y=~A; endmodule
//74HC04测试平台代码 // test.v
`timescale 1ns/1ns module test3(); reg [6:1]a; wire [6:1]y; HC04 u3(a,y); initial begin
a=4'b000001; #10 a=a<<1; #10 a=a<<1; #10 a=a<<1;
文案
标准
#10 a=a<<1; #10 a=a<<1; end
endmodule
//74HC08代码-与 // HC08.v
module HC08(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A&B; endmodule
//74HC08测试平台代码 // test.v
`timescale 1ns/1ns module test4(); reg [4:1]a,b; wire [4:1]y; HC08 u4(a,b,y); initial begin
a=4'b0000; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;
a=4'b1111; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end
endmodule
//74HC32代码-或 // HC32.v
module HC32(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A|B; endmodule
//74HC32测试平台代码 // test.v
`timescale 1ns/1ns module test5(); reg [4:1]a,b;
文案