发布时间 : 星期三 文章(有代码)基于某libero的数字逻辑设计仿真及验证实验(4-8)更新完毕开始阅读c911529e24fff705cc1755270722192e453658d3
标准
wire [4:1]y; HC32 u5(a,b,y); initial begin
a=4'b0000; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;
a=4'b1111; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end
endmodule
//74HC86代码-异或 // HC86.v
module HC86(A,B,Y); input [4:1]A,B; output [4:1]Y; assign Y=A^B; endmodule
//74HC86测试平台代码
// test.v
`timescale 1ns/1ns module test6(); reg [4:1]a,b; wire [4:1]y; HC86 u6(a,b,y); initial begin
a=4'b0000; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1;
a=4'b1111; b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end
endmodule
2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗．．．．．．．．．．．．．．．．．
文案
标准
口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面．．．．实验中的仿真使用相同方法处理）
异或门：
3、综合结果。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）
4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？
文案
标准
输出信号有延迟，延迟时间为300ps。
5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。
文案
标准
输出信号有延迟，延迟时间是4200ps。没有出现竞争冒险。
2、组合逻辑电路 一、实验目的
1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
1、掌握Libero软件的使用方法。
2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。
4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需
文案