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时序分析教程
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一、 时序分析术语
1. 时序分析的基本模型
时序分析是FPGA的重中之重。开始之前请记住时序分析的基本模型
TdelayDClock pathQCombdata pathDQTsetupR2Tclk2TcoR1Tclk1TpdAsync clear pathrst??????为经过寄存器R1的传输延时 ????????????为经过组合逻辑的传输延时 ????????????为R2本身的建立时间；
??????（clock slew）为时钟到R1和R2的偏差
2. Launch edge 和 Latch edge
Launch edge 和 Latch edge分别是时序分析的起点和终点。
需要指出的是Latch edge时间=Launch edge时间+期望系统周期时间
3. Data Arrival Time和Data Required Time
这两项时间是TimeQuest时序分析的基础，所有的建立时间余量和保持时间余量都是根据这两项时间来决定的。
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?
Data Arrival Time = Launch Edge + Source Clock Delay + tCO +Register?
to?Register Delay
? Data Required Time = Latch Edge + Destination Clock Delay – tSU
需要注意的是Data Arrival Time和Data Required Time在分析不同的时序节点时，计算的公式有所差别。
4. 建立时间余量Clock Setup Slack
建立关系是指寄存器R1发送的数据在下一次更新（更换）之前，寄存器R2可用最短时间去锁存数据
建立时间余量是指从Launch edge经过一些列延迟数据输出稳定后到Latch edge的长度。
Clock Setup Slack=Data Required Time?Data Arrival Time ? Internal Register-to-Register paths
Data Arrival Time = Launch Edge + Clock Network Delay to Source Register ??tCO + Register-to-Register Delay
Data Required Time = Latch Edge + Clock Network Delay to Destination Register – tSU – Setup Uncertainty
? Input Port to Internal Register
Data Arrival Time = Launch Edge + Clock Network Delay ??Input Port-to-Register Delay
Data Required Time = Latch Edge + Clock Network Delay to Destination Register – tSU – Setup Uncertainty
Maximum Delay
+
? Internal Register to Output Port
Data Arrival Time = Launch Edge + Clock Network Delay To Source Register ?? tCO + Register-to-Port Delay
Data Required Time = Latch Edge + Clock Network Delay to Output Port – Output Maximum Delay
tCO 指寄存器R1的自身特性 tSU 指寄存器R2的自身特性
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