发布时间 : 2024/7/9 5:47:14 星期二 文章clock - region相关知识更新完毕开始阅读f146b0bf0b1c59eef9c7b44d

clock region相关知识

1. CLOCK_DEDICATED_ROUTE语句的使用条件

[Place 30-575] Sub-optimal placement for a clock-capable IO pin and MMCM pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of this override is highly discouraged. These examples can be used directly in the .xdc file to override this clock rule. 在用VIVADO做综合实现的时候会报如下错误，不是太明白错误具体出在何处，如是便阅读了Xilinx 7 series Clocking得出如下结论： 如果时钟输入引脚需要驱动不同时钟域的CMT（MMCM/PLL）模块，那么约束CLOCK_DEDICATED_ROUTE=BACKBONE是必须的。 是什么情况会导致时钟输入与CMT不在一个时钟域呢？当一组外部接口时序，其时钟信号输入FPGA的一个I/O Bank，而相应的数据信号则在另一个I/O Bank输入，并且此时需对时钟信号进行分频，分频后的时钟用作输入数据的采集。

2. 7 Series MMCM/PLL

在Xilinx 7系列FPGA中，一个CMT包含一个MMCM和一个PLL。MMCM模块是以PLL为基础的。 MMCM(mixed-mode clock manager)：混合模式时钟管理器，用于在与给定输入时钟有设定的相位和频率关系的情况下，生成不同的时钟信号。 PLL(phase-locked loop)：锁相环，主要用于频率综合，使用一个PLL可以从一个输入时钟信号生成多个时钟信号。 如下图所示，CMT的输入可以是BUFR，IBUFG，BUFG，GT，BUFH，本地布线（不推荐使用），输出需要接到BUFG或者BUFH后再使用。

图 Xilinx 7系列FPGA CMT框图

图 PLL内部详细框图

下面的公式为计算输出时钟与输入时钟频率关系的公式，其中D为DIVCLK_DIVIDE，M为CLKFBOUT_MULT_F，O为CLKOUT_DIVIDE。

DIVCLK_DIVIDE的范围为1~56，默认值为1； CLKFBOUT_MULT的范围为2~64，默认值为5； CLKOUT_DIVIDE的范围为1~128，默认值为1； CLKIN1_PERIOD/CLKIN2_PERIOD的范围为0.938~52.631ns，也就是说PLL输入时钟的频率范围为19~1066MHz。相较而言MMCM的频率范围更宽为10~1066MHz。