发布时间 : 星期五 文章计算机组成原理(白中英)本科生试题库整理附答案更新完毕开始阅读f3f77b3b7c21af45b307e87101f69e314232fa52
7 ① ②
参见图1，这是一个二维中断系统，请问：
在中断情况下， CPU和设备的优先级如何考 若 CPU现执行设备 C的中断服务程序， IM2，
CPU执行设备 H的中断服
虑？请按降序排列各设备的中断优先级。 IM1，IM0 的状态是什么？如果
③ ④
务程序， IM2，IM1，IM0 的状态又是什么？
每一级的 IM能否对某个优先级的个别设备单 若设备 C一提出中断请求， CPU立即进行响
独进行屏蔽？如果不能，采取什么方法可达到目的？ 应，如何调整才能满足此要求？
解： (1) 在中断情况下， CPU的优先级最低。
各设备优先级次序
是:A-B-C-D-E-F-G-H-I-CPU
(2) 执行设备 B的中断服务程序时 IM0IM1IM2=111；
执行设备 D的中断服务程序时 备发出中断请求。
(4) 要使 C的中断请求及时得到响应，可将
即可 。
8
已知 x=-001111 ，y=+011001, 求： ① ② 解：
[x] 补， [-x] 补， [y] 补， [-y] 补； x+y,x-y,
判断加减运算是否溢出。
[x]
补=1110001 [-x]
补=0001111
补=0011001 [-y]
补=1100111
[x] 原=100111 [y] 原=0011001 [y]
C从第二级取出，单独放在第三级上，使第三级的优先级最高，即令
IM3=0
IM0 IM1IM2=011。
BI（中断允许）标志清“0”，它禁止设
(3) 每一级的 IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的
X+y=0001010 x-y=1011000
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机器字长32 位，常规设计的物理 存储空间≤32M，若将
256M，请提出一种设计方案。
物理 存储空间扩到展
解： 用多体交叉存取方案， 即将主存分成 8 个相互独立、 容量 相同的模块M0，M1，M2? ， M7，每个模块32M×32 位。它们各自具 备一套地址寄存器、 数据缓冲器， 各自以等同的方式与 息，其组成如图
CPU传递信
0 8
12 有两个浮点数 N1=2
j1
1
,N2=2
j2
2
，其中阶码用 4 位移
×S ×S
码、尾数用 8 位原码表示（含1 位符号位）。设 j 1=(11) 2,S 1=(+0.0110011) 2 ,j 2=(-10) 2,S 2=(+0.1101101) 2，求 N1+N2，写出运 算步骤及结果。
解：
(1) 浮点乘法规则：
j1 ×S N 1 ×N2 = （ 2
j2
）× × S
1
j2 （2j1
j1 j2 ×（ S× S 2） = 2 +
×S 1×S2）
（
）
1×S2）
(2) 码求和：
j
1
+ j
2
= 0
=
(3) 尾数相乘：
被乘数 S1 =0.1001 ，令乘数 S2 = 0.1011 ，尾数绝对值相乘得积的绝对值，积的符号位
0×0.01100011 0 ⊕ 0 = 0 。按无符号阵乘法器运算得： N1 ×N2 = 2 （ 4）尾数规格化、舍入（尾数四位）
（-01）
N
1
×N2 = （ + 0.01100011 ）2 = （+0.1100 ）2×2
2
9 图 2 所示为双总线结构机器的数据通路，
IR 为指令寄存器， PC为程序计数器（具有自增功 能）， M为主存（受 R/W#信号控制）， AR为地址寄 存器， DR为数据缓冲寄存器， ALU由加、减控制信 号决定完成何种操作，控制信号
G控制的是一个门
电路。另外，线上标注有小圈表示有控制信号，例 中 yi 表示 y 寄存器的输入控制信号， R1o 为寄存器 R1 的输出控制信号，未标字符的线为直通线，不受控 制。
①
“ADD R2,R0”指令完成 (R0)+(R 2) →
R0 的功能操作，画出其指令周期流程图，假设该指 令的地址已放入 PC中。并在流程图每一个 CPU周期 右边列出相应的微操作控制信号序列。
②
若将（取指周期）缩短为一个
CPU周期，请先画出修改数据通路，然后画出指令周期流程图。
R2和 R0中，指令周期流程图包括取指
解： （1）“ADD R2，R0”指令是一条加法指令，参与运算的两个数放在寄存器 “ADD R2，R0”指令的详细指令周期流程图下如图 序列。（ 2）SUB减法指令周期流程图见下图
b 所示。
令阶段和执行指令阶段两部分（为简单起见，省去了“→”号左边各寄存器代码上应加的括号）。根据给定的数据通路图，
a 所示，图的右边部分标注了每一个机器周期中用到的微操作控制信号
14 某机的指令格式如下所示
X为寻址特征位： X=00：直接寻址； X=01：用变址寄存器 RX1寻址； X=10：用变址寄存器 RX2寻址； X=11：相对寻址 设(PC)=1234H,(RX1)=0037H,(RX2)=1122H （H代表十六进制数），请确定下列指令中的有效地址： ①4420H
②2244H
③1322H
④3521H
2) X=10 , D=44H ,
有效地址 E=1122H+44H=1166H 有效地址 E=0037H+21H=0058H
解: 1 ）X=00 , D=20H , 有效地址 E=20H
3) X=11 , D=22H , 5 15
有效地址 E=1234H+22H=1256H 4) X=01 , D=21H ,
）X=11 , D=23H , 有效地址 E=1234H+23H=1257H 图 1 为某机运算器框图， BUS1～BUS3 为 3 条总线，
期于信号如 a、h、LDR0 ～LDR3、S0～S3 等均为电位或脉冲 控制信号。
① ②
分析图中哪些是相容微操作信号？哪些是相斥 采用微程序控制方式，请设计微指令格式，并
LRSN
相斥微操作信号
微操作信号？
列出各控制字段的编码表。
解： 1）相容微操作信号 a,b,c,d
2）当 24 个控制信号全部用微指令产生时，可采用字
段译码法进行编码控制，采用的微指令格式如下（其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制 即可）。
3
位 × × × X
目的操作数 编码表如下：
目的操作数 字段 001 LDR0
010 LDR1
011 LDR2
100 LDR3
19
CPU 执行一段程序时， cache 完成存取的次数为 2420 次，主存完成的次数为
P94例 6
80 次，已知 cache 存储周期为 40ns，
d, c, b, a,
源操作数 字段 001 e 010 f 011 g 100 h
运算操作 字段 MS0 S1S2S3
移位门 字段 L, R, S, N
直接控制 字段 i, j, +1
源操作数
运算操作
移动操作
直接控制
判别 下址字段
3
位 × × ×
5
位 × × × × ×
4
位 × × × ×
3
位 2 × × ×
位
× ×
主存存储周期为 200ns，求 cache/ 主存系统的效率和平均访问时间。