发布时间 : 星期五 文章华科数电实验第三次报告更新完毕开始阅读f88a48d6312b3169a451a4e0
《数字电路与逻辑设计》实验报告
学生姓名： 学号： tDELAY
＆ 所在班级： t CO 源
图 4 时序逻辑的传输电路
tSU
目的
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《数字电路与逻辑设计》实验报告
学生姓名： 具体要求：
假设源触发器的延时时间为 17ns，非门的延时时间为 12ns，目的触发器的数 据建立时间为 1ns。
（1）如果 CLK 的周期为 35ns，用 Verilog HDL 设计该电路，给出含 CLK、 INPUT、OUT 的仿真波形图；
（2）如果 CLK 的周期为 25ns，用 Verilog HDL 设计该电路，给出含 CLK、 INPUT、OUT 的仿真波形图；
（3）用 Verilog HDL 设计该电路，将之下载到 Basys2 开发板上，并进行验 证（要求数据传输是正确的）。
学号： 所在班级：
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《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级：
五、实验方案设计
1. 险象验证与消除设计方案 [要求：给出详细的设计过程，包括源程序、仿真程序、引脚约束（绑定）代 码和注释以及修改后不存在险象的电路图，可续页] （a）原图设计方案 i.源程序
module fulladder( input Ai, input Bi, input Ci_1, output Si, output Ci, output F );
wire W1,W2,W3;
xor #10 X1(W1,Ai,Bi);
and #10 A1(W2,W1,Ci_1); and #10 A2 (W3,Ai,Bi); xor #10 X2 (Si,W1,Ci_1); or #10 O1(Ci,W2,W3); xnor #10 Xor(F,Si,Ci);
endmodule
ii.仿真程序 module test;
// Inputs reg Ai; reg Bi; reg Ci_1;
// Outputs wire Si; wire Ci; wire F;
// Instantiate the Unit Under Test (UUT) fulladder uut ( .Ai(Ai),
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《数字电路与逻辑设计》实验报告
学生姓名： 学号： 所在班级： .Bi(Bi), .Ci_1(Ci_1), .Si(Si), .Ci(Ci), .F(F) );
always begin
#100 Ai = ~Ai;
Bi = ~Bi;
Ci_1 = ~Ci_1; end
initial begin // Initialize Inputs Ai = 0; Bi = 0; Ci_1 = 0; // Wait 100 ns for global reset to finish //#100; // Add stimulus here end
endmodule
iii.管脚约束
NET \NET \NET \NET \NET \NET \
# PlanAhead Generated physical constraints
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