发布时间 : 星期四 文章Verilog数字系统设计_课程设计报告.更新完毕开始阅读fa26b1754a35eefdc8d376eeaeaad1f347931116
3.1.2 地址译码器smybol (37 3.1.3 地址译码器RTL (38 3.1.4 地址译码器源代码 (38 3.1.5 地址译码器测试代码 (38 3.1.6 地址译码器仿真波形 (39 3.2 RAM (39 3.2.1 RAM的介绍 (39 3.2.2 RAM smybol (39 3.2.3 RAM RTL (40 3.2.4 RAM 源代码 (40 3.2.5 RAM 测试代码 (40 3.2.6 RAM 仿真波形 (42 3.3 ROM (42 3.3.1 ROM的介绍 (42 3.3.3 ROM的高阻化处理 (42 3.4 I/O模块 (43 3.4.1 I/O模块源代码 (43 3.4.2 I/O模块smybol (44
3.5 CPU外围模块连接电路原理图 (44
3.6 烧录到FPGA上 (45 第四章:CPU功能验证 (45 4.1 CPU寻址方式和指令系统 (45 4.2 HLT指令验证 (46 4.3 SKZ指令验证 (46 4.4 ADD指令验证 (47 4.5 AND指令验证 (47
4.6 LDA、STO、JMP指令验证 (47 第五章:总结 (48 参考文献: (48
第一章:RISC_CPU概述 1.1课题的由来和设计环境介绍
在本设计课程中,我们通过自己动脑筋,设计出CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。在设计中我们不但关心CPU 总体设计的合理性,而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说,这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真, 我们把寻址空间规定为8K(即13位地址线字节。
下面我们就一步一步地来设计这样一个CPU,并进行RTL仿真、经过综合、布局布线后,再次进行一次仿真,从中我们可以体会到这种设计方法的潜力。次课程设计中的V erilogHDL程序都为我们学习目的而编写的,全部程序在CADENCE公司
的NC-V erilog 环境、Synopsys VCS、Mentor 公司的ModelSim 6.1 等环境下用V erilog语言进行了仿真。同时我们分别用Synplify、Altera Quartus II 等工具,针对不同的FPGA进行了综合。顺利地通过RTL级仿真、综合后门级逻辑网表仿真以及布线后的门级结构电路模型仿真。这个CPU 模型只是一个教学模型,设计也不一定很合理,只是从原理上说明了简单的RISC _CPU是如何构成的。本次课程设计的内容是想达到以下四个目的:1学习RISC CPU的基本结构和原理;2了解V erilog HDL仿真和综合工具的潜力;2展示V erilog设计方法对软/硬件联合设计和验证的意义;3学习并掌握一些常用的V erilog语法和验证方法。作者也希望本章的内容能引起对CPU和复杂数字逻辑系统设计有兴趣的电子工程师们的注意,加入我国集成电路的设计队伍,提高我国电子产品的档次。
1.2什么是CPU
CPU 即中央处理单元的英文缩写,它是计算机的核心部件。计算机进行信息处理可分为两个步骤:
1.将数据和程序(即指令序列输入到计算机的存储器中。
2.从第一条指令的地址起开始执行该程序,得到所需结果,结束运行。CPU的作用
是协调并控制计算机的各个部件执行程序,使其有条不紊地进行。因此它必须具有
以下基本功能:
●取指令:当程序已在存储器中时,首先根据程序入口地址取出一条程序,为此 要发出指令地址及控制信号。
●分析指令:即指令译码。是对当前取得的指令进行分析,指出它要求什么操作, 并产生相应的操作命令。
●执行指令:根据分析指令时产生的操作命令形成相应的操作控制信号序列,通 过运算器,存储器及输入/输出设备的执行,实现每条指令的功能,其中包括 对运算结果的处理以及下条指令地址的形成。 将其功能进一步细化,可概括如下: ●能对指令进行译码并执行规定的动作; ●可以进行算术和逻辑运算; ●能与存储器,外设交换数据; ●提供整个系统所需要的控制;
尽管各种CPU的性能指标和结构细节各不相同,但它们所能完成的基本功能相同。由功能分析,可知任何一种CPU内部结构至少应包含下面这些部件:
●算术逻辑运算部件(ALU, ●累加器, ●程序计数器, ●指令寄存器,译码器, ●时序和控制部件。
RISC 即精简指令集计算机(Reduced Instruction Set Computer的缩写。它是一种八十年代出现的CPU,与一般的CPU 相比不仅只是简化了指令系统,而且是通过简化指令系统使计算机的结构更加简单合理,从而提高了运算速度。从实现的途径看,RISC_CPU与一般的CPU的不同处在于:它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑,故产生控制序列的速度比用微程序控制方